趙智超+吳鐵峰

摘要：隨著電子元器件的尺寸在不斷的發(fā)生變化，使得電容和電壓不斷的降低，納米CMOS電路對單粒子效應（SEE）的敏感性更高，并且由于單粒子的串擾和多結點翻轉現(xiàn)象明顯增加，使得工作的可靠性受到一定的影響。為了更好的保證納米CMOS電路在SEE下的可靠性，從多方面來對其進行分析和研究，最后通過研究發(fā)現(xiàn)，影響納米CMOS電路在SEE下的可靠性的焦點可能是：抗單粒子瞬態(tài)的加固研究、CMOS電路的抗輻射加固設計研究、仿真及加固研究等。

關鍵詞：納米CMOS電路；單粒子效應；可靠性

中圖分類號：TP311 文獻標識碼：A 文章編號：1009-3044（2016）21-0261-02

隨著科學技術的不斷發(fā)展，各種電子元器件和技術也在進行著不斷的改進。航天和航空領域逐漸的使用微處理器和混頻器等電子元器件，其需要受到環(huán)境嚴厲的考驗。對國內(nèi)外的數(shù)據(jù)進行分析統(tǒng)計，在空間環(huán)境中發(fā)生航天器故障中，單粒子誘發(fā)發(fā)生故障率高達28.5%，所以來講，SEE對集成電路的可靠性有著嚴重的危害。從基本電力損傷原理、可靠性評價、單粒子對電路的影響等多方面來對納米CMOS電路在SEE下的可靠性的研究進行闡述，提出了在研究中所面臨的問題。

1 對單粒子效應對電路產(chǎn)生的影響進行分析研究

軟錯誤率（soft error rate， SER）是指SEE對電路所產(chǎn)生的一系列的影響，其中軟錯誤率數(shù)值越低，則單粒子效應對集成電路的影響就越小，呈正比關系；反之，軟錯誤率數(shù)值越高，則單粒子效應對集成電路的影響越嚴重。因此，SER數(shù)值的大小就成為了衡量SEE對集成電路影響程度的一種關鍵性方式。SER是元器件尺寸和臨界電荷的函數(shù)，并且SER數(shù)值不會根據(jù)電子元器件尺寸的大小而發(fā)生改變。其次，單個高能粒子的存在，使得存儲器的數(shù)據(jù)改變，并且會對微納電子電路產(chǎn)生致命的傷害，所以需要建立出計算SER數(shù)值的模型，即建立一個軟錯誤率數(shù)值評估模型。

電路的軟錯誤率數(shù)值和臨界電荷值之間的關系非常的密切，兩者呈反比的關系，即臨界電荷數(shù)值越大，則電路的軟錯誤率數(shù)字越小。因此說，需要對臨界電荷進行充分的研究和了解。電子元器件尺寸的不斷減小、結電容和工作電壓也在不斷地下降，從而導致SEU臨界電荷值降低，對軟錯誤率的敏感性增強。SEU臨界電荷數(shù)值的變化與電路的形狀、工藝技術有著一定程度的聯(lián)系。（如圖1所示）比如，在對90nm工藝的SRAM發(fā)生SEU所需的臨界電荷進行分析研究時發(fā)現(xiàn)，不同的電流模型所產(chǎn)生的結果存在較大的差異性。由此可知，軟錯誤率的誤差已經(jīng)上升到兩個數(shù)量級。

在建立SEE模型時，借助多種方式和多種手段來進行，通過研究發(fā)現(xiàn)，隨著電子元器件的尺寸在不斷的發(fā)生變化，使得電容和電壓不斷的降低，納米CMOS電路對單粒子效應（SEE）的敏感性更高，并且由于單粒子的串擾和多結點翻轉現(xiàn)象明顯增加，使得工作的可靠性受到一定的影響?？茖W技術的不斷發(fā)展，工藝技術也在逐漸提高，元器件的尺寸向納米尺度進行改進時，單粒子瞬態(tài)杜數(shù)字電路的影響逐漸的顯現(xiàn)出來。納米工藝電路中電離輻射的不穩(wěn)定性、耦合效應等多方面的因素都會數(shù)字電路的單粒子瞬態(tài)產(chǎn)生影響。

2 可靠性評估及加固設計的研究

隨著社會的不斷發(fā)展，科學技術也在快速的發(fā)展中，IC的集成度也在不斷的提高，使得IC的微納電子元器件的數(shù)量呈指數(shù)增加，使得集成電路在單粒子效應下的可靠性逐漸降低。半導體元器件的可靠性與時間概念、失效概念、概率統(tǒng)計等多方面有著密切的聯(lián)系。2006年將二進制判決圖和代數(shù)判決圖兩種方式運用在對集成電路可靠性的研究中，由此來對邏輯電路中軟錯誤的敏感度進行評估，從多方面來對集成電路的可靠性進行綜合性的分析。與此同時，也對高k柵電介質(zhì)等在單粒子效應下的可靠性進行了系統(tǒng)性的分析和研究。

研究者不僅僅借助現(xiàn)有的方式對集成電路的可靠性進行系統(tǒng)性的研究外，還對集成電路可靠性的評估進行分析。2001年，將非常數(shù)故障率的模型作為基礎研究條件，并且提出了一種較為科學合理的評估方法，并且在2008年以信號概率為基礎條件，提出了對納米CMOS電路的可靠性研究分析方法，研究認為：電子元器件的尺寸逐漸的向納米尺寸進行改進，使信號概率成位多個故障同時發(fā)生的函數(shù)。以概率轉移矩理論等多種理論為基礎條件，建立SEU和單粒子串擾多方面影響下，納米CMOS電路可靠性的研究模型，對信號概率模型等進行定義，從而形成對應的函數(shù)。由于函授的建立受到多方面因素的影響，在此基礎上建立了納米CMOS電路可靠性的綜合評估模型。

使用抗輻射加固技術對現(xiàn)有系統(tǒng)在輻射環(huán)境下可靠性進行研究，并且提高其可靠性。目前，國內(nèi)主要的抗輻射加固技術有：工藝技術加固、設計加固等。其中最為主要的技術是設計加固和系統(tǒng)加固。工藝技術加固是從工藝的角度上來對電子元器件的抗輻射能力進行提高。設計加固是將標準的CMOS工藝作為前提條件，采用多元化的設計方式來實現(xiàn)的加固技術。但是采用這種方法不能進行通用，需要根據(jù)集成電路的具體結構和用途來進行專業(yè)化的設計。系統(tǒng)加固借助軟件或硬件系統(tǒng)，對其進行加固的。此外，加固技術還包含其他的改進方面：時間冗余、C單元冗余等方法。

此外，國內(nèi)外優(yōu)秀的專家研究者對SET的加固設計也進行關注。2004年，深亞微米集成電路的可靠性加固設計中，主要對故障容錯性和功率消耗兩方面的因素進行考慮。2006年，逐漸的將電源電壓和器件尺寸優(yōu)化技術進行廣泛的使用，提出了關于70nm集成電路可靠性和功耗折衷的加固方式。對70--180nm的集成電路來講，借助邏輯門的多元化邏輯形式對概率進行遮掩，并且對遮掩概率數(shù)字最小的邏輯門進行技術加固，不僅使得集成電路的可靠性大大增強，并且還能將使面積、功耗和延時進行最小化處理。2008年，以關聯(lián)功能性冗余互連線的選擇性為基礎，借助集成電路的邏輯性功能，提出了可以最大限度的減少軟錯誤的設計方法，使得SET能夠有效的降低，從而達到設計要求的輸出的概率，有效的提高系統(tǒng)的可靠性。2012年，以物理機制作為前提條件，采用抗輻射設計技術對90nm的 CMOS電路進行技術加固，使得SET的脈沖寬度能夠有效的減少，最大限度的發(fā)揮抗輻射性能。E Smith依托兩模冗余技術對時序電路中SET的發(fā)生進行系統(tǒng)的分析和檢測，當發(fā)生SET時，系統(tǒng)會發(fā)出指令，對電路進行“凍結”，隨著時間的不斷推移，SET逐漸消失，系統(tǒng)發(fā)出指令，對電路進行“解凍”，由此來實現(xiàn)時序電路的抗SEU和SET加固。

3 結語

隨著電子元器件的尺寸在不斷的發(fā)生變化，使得電容和電壓不斷的降低，納米CMOS電路對單粒子效應（SEE）的敏感性更高，并且由于單粒子的串擾和多結點翻轉現(xiàn)象明顯增加，使得工作的可靠性受到一定的影響。對其所遇到的問題進行系統(tǒng)的分析和研究，有利于最大限度的發(fā)揮其功效，促進社會的發(fā)展。

參考文獻：

[1] 劉保軍，蔡理，董治光.納米FinFET器件的單粒子效應研究[J].原子核物理評論，2014（4）.

[2] 卓青青，劉紅俠，王志.三維H形柵SOINMOS器件總劑量條件下的單粒子效應[J].物理學報，2013（17）.

[3] 劉必慰.集成電路單粒子效應建模與加固方法研究[D].國防科學技術大學，2009.