羅　軍，王小強(qiáng)，蔡志剛，孫　宇，呂宏峰

（工業(yè)和信息化部電子第五研究所，廣東 廣州 510610）

Flash存儲器并行耐久測試方法

羅軍，王小強(qiáng)，蔡志剛，孫宇，呂宏峰

（工業(yè)和信息化部電子第五研究所，廣東 廣州 510610）

傳統(tǒng)閃存（Flash）芯片耐久測試需要對整塊芯片按扇區(qū)串行進(jìn)行擦寫測試，測試時(shí)間長、效率低、成本高，不利于其批量耐久測試和產(chǎn)業(yè)化發(fā)展。該文基于“資源換速度”的思想提出一種高效的Flash存儲器并行耐久測試方法，通過對多片F(xiàn)lash芯片并行進(jìn)行擦寫測試，對不同芯片擦寫不同扇區(qū)來提升其耐久測試效率，并進(jìn)一步對耐久測試Flash芯片的不同扇區(qū)等效性進(jìn)行分析，對等效性需要滿足的條件和要求進(jìn)行探討。實(shí)驗(yàn)結(jié)果表明：并行耐久測試能有效縮短測試時(shí)間，其效率提升程度與并行測試的芯片數(shù)量成正比，加速測試結(jié)果與理論曲線符合較好。

閃存；存儲壽命；耐久測試；扇區(qū)等效性；并行測試

0　引　言

隨著移動存儲技術(shù)的快速發(fā)展和移動存儲市場的不斷擴(kuò)大，F(xiàn)lash存儲器的市場需求快速增長［1］。由于具有低成本、高密度、掉電不丟失、便攜、可靠等優(yōu)點(diǎn)，其在移動產(chǎn)品中獲得了廣泛的應(yīng)用［2-3］。隨著大規(guī)模集成電路工藝的進(jìn)步，F(xiàn)lash存儲器的質(zhì)量可靠性成為影響其大量應(yīng)用的關(guān)鍵因素［4］。為保障芯片在全壽命期間能夠穩(wěn)定可靠地工作，F(xiàn)lash存儲器在出廠前需要進(jìn)行全面細(xì)致的測試；其中，耐久測試為保障Flash存儲器芯片擦寫次數(shù)滿足壽命周期要求的重要途徑。

為了使耐久測試的流程規(guī)范化，國外早在20世紀(jì)70年代就發(fā)布了用于評價(jià)非易失性存儲器編程/擦除耐久和數(shù)據(jù)保持試驗(yàn)的方法。在2010年版的MIL-STD-883H《微電子器件試驗(yàn)方法標(biāo)準(zhǔn)》中就包含了編號為1033的耐久壽命試驗(yàn)方法［5］。目前國內(nèi)比較通用的方法是采用固態(tài)電子技術(shù)協(xié)會（joint electronic engineering council，JEDEC）2011年版的JESD22-A117C《電可擦除可編程只讀存儲器（EEPROM）編程/擦除耐久和數(shù)據(jù)保持應(yīng)力試驗(yàn)》［6］，該標(biāo)準(zhǔn)規(guī)定了用于耐久和保持試驗(yàn)的要求，然而并沒有詳細(xì)說明對非易失性存儲器進(jìn)行耐久和保持試驗(yàn)的效率提升方法。由于Flash存儲器只能將存儲單元內(nèi)的數(shù)據(jù)從“1”寫為“0”，而不能從“0”寫為“1”，故在對Flash存儲器進(jìn)行寫入之前需要將整個(gè)扇區(qū)或整個(gè)存儲器芯片的數(shù)據(jù)擦除，這是一個(gè)非常耗時(shí)的過程；因此，在對Flash存儲器進(jìn)行耐久測試的時(shí)候，為了達(dá)到全壽命周期（如10萬次擦寫次數(shù)）的測試要求，迫切需要開發(fā)高效的耐久測試技術(shù)。

近年來，F(xiàn)lash存儲器測試的研究熱點(diǎn)主要集中在測試算法的優(yōu)化改進(jìn)方面。如張曦等［7］針對Flash存儲器的直流及漏極干擾，在Mohammand失效模型的基礎(chǔ)上提出了一個(gè)更優(yōu)的測試算法。高劍等［8］在詳細(xì)分析Flash存儲器結(jié)構(gòu)和測試原理基礎(chǔ)上提出了一種比傳統(tǒng)棋盤格測試更高效的算法。王續(xù)朝等［9］通過對大規(guī)模數(shù)字集成電路測試系統(tǒng)的算法圖形功能進(jìn)行改善，研究了適應(yīng)于地址復(fù)用型Flash存儲器的測試技術(shù)。然而，上述研究主要通過Flash存儲器測試算法的優(yōu)化和改進(jìn)來提升其測試效率，而較少關(guān)注Flash存儲器測試流程的優(yōu)化和改進(jìn)。

“資源換速度”的思想在集成電路設(shè)計(jì)中獲得了廣泛的應(yīng)用［10-11］，通過消耗更多的芯片資源可以大大提高系統(tǒng)的速度，增加吞吐量。通過引入這一思想，本文提出了一種高效的Flash存儲器并行耐久測試方法。傳統(tǒng)上為了驗(yàn)證Flash存儲器芯片是否能夠達(dá)到預(yù)期壽命，通常采用串行的順序?qū)Χ嗥現(xiàn)lash芯片依次進(jìn)行所有扇區(qū)的耐久測試，測試效率低。本文提出的方法基于同批次的Flash存儲器芯片，分別對不同芯片的不同扇區(qū)同時(shí)進(jìn)行耐久測試，對傳統(tǒng)耐久測試流程進(jìn)行了改進(jìn)，從而提升了測試效率、降低了成本。

1　Flash存儲器耐久失效機(jī)理及測試標(biāo)準(zhǔn)

Flash存儲器是一類重要的非易失性存儲器（nonvolatile memory，NVM），其耐久測試失效［12］主要由以下方面引起：

1）隧道氧化層擊穿

隧道氧化層的性能可以在工藝可靠性中的隧道氧化層擊穿電荷（Qbd）測試中來反應(yīng)，編程一定次數(shù)后，隨著隧道氧化層缺陷的增加、Qbd的逼近，最后導(dǎo)致氧化層崩潰而無法實(shí)現(xiàn)編程和擦寫。

2）電荷俘獲

電荷俘獲為編程操作時(shí)電荷被氧化層俘獲。這些俘獲的電荷改變了注入電場，也改變了輸入和輸出浮柵的電荷數(shù)量。這將導(dǎo)致閾值電壓在高低電平間差異變小，從而可能不被感應(yīng)電路判別出來，導(dǎo)致失效。

3）隧道薄氧化層

氧化層中的缺陷在高電場的作用下將會導(dǎo)致氧化層漏電，是限制NVM器件耐久失效的主要原因。當(dāng)氧化層的總面積隨存儲器密度增加而增加時(shí)，單個(gè)存儲器單元失效的概率也在增加。而氧化層中缺陷密度主要取決于工藝條件，并隨著先進(jìn)工藝技術(shù)的使用而降低。

Flash存儲器的耐久測試方法依賴于國際通用測試標(biāo)準(zhǔn)JESD22-A117《電可擦除可編程只讀存儲器（EEPROM）編程/擦除耐久和數(shù)據(jù)保持應(yīng)力試驗(yàn)》。2011年JESD22-A117C正式發(fā)布，其中規(guī)定了對耐久和保持試驗(yàn)程序的要求，如間歇時(shí)間、試驗(yàn)應(yīng)力、試驗(yàn)內(nèi)容方法等，可適用于從晶圓級到器件級的產(chǎn)品。JESD22-A117C中規(guī)定不必對存儲器中所有的存儲單元進(jìn)行擦寫耐久試驗(yàn)，只需要滿足用戶認(rèn)可的循環(huán)模式、電壓、溫度和頻率，以便縮短試驗(yàn)時(shí)間。然而從用戶的角度來看，對存儲器中所有的扇區(qū)進(jìn)行耐久試驗(yàn)更有利于對其質(zhì)量可靠性的控制，而傳統(tǒng)的耐久測試方法具有測試時(shí)間長等局限，不利于耐久測試效率的提升。

2　Flash存儲器耐久測試流程

Flash存儲器的耐久測試表征了其反復(fù)存儲、擦除數(shù)據(jù)的能力。耐久特性表現(xiàn)于存儲器的閾值電壓區(qū)間，它與編程次數(shù)有密切的關(guān)系。隨著編程次數(shù)的增加，存儲器的閾值電壓區(qū)間逐漸變小直至失效。傳統(tǒng)的Flash存儲器耐久測試流程包含設(shè)定擦寫次數(shù)、啟動耐久測試、測試結(jié)束記錄測試結(jié)果等過程。由于對Flash芯片進(jìn)行寫入之前要進(jìn)行擦除操作，故對Flash芯片進(jìn)行擦寫是一個(gè)非常耗時(shí)的過程。如對典型的一塊包含32個(gè)扇區(qū)的Flash芯片，完成10萬次擦寫測試需要高達(dá)10h，如果要做大量的Flash存儲器耐久測試，時(shí)間的耗費(fèi)將會更長。因此，如何提升Flash芯片耐久測試的效率是一個(gè)影響其發(fā)展的關(guān)鍵問題。

本文通過引入“資源換速度”思想，將多片F(xiàn)lash芯片的不同扇區(qū)同時(shí)進(jìn)行耐久測試來提升其測試效率，縮短測試時(shí)間。改進(jìn)的Flash存儲器耐久測試流程如圖1所示，通過采用多片F(xiàn)lash芯片并行耐久測試來實(shí)現(xiàn)效率的提升。圖中共有M片F(xiàn)lash芯片，每片F(xiàn)lash芯片包含N個(gè)扇區(qū)（M≤N），通過選擇M片F(xiàn)lash芯片中的M個(gè)扇區(qū)同時(shí)進(jìn)行耐久測試，從而達(dá)到并行測試的目的。其中，M可以根據(jù)實(shí)際需要選擇，它表征了Flash芯片中不同扇區(qū)的并行測試程度，是一個(gè)可以反映效率提升程度的數(shù)值。理論上，M值越大，F(xiàn)lash芯片耐久測試效率越高，同時(shí)使用的Flash芯片個(gè)數(shù)也越多。

3　Flash存儲器耐久測試扇區(qū)等效性

在Flash存儲器的并行耐久測試中，需要對不同F(xiàn)lash存儲器的不同扇區(qū)同時(shí)進(jìn)行耐久測試以便提升測試效率，并以此耐久測試結(jié)果來表征單片F(xiàn)lash存儲器的耐久能力，前提條件是保證多片F(xiàn)lash存儲器芯片的質(zhì)量一致性。由于待測Flash存儲器是同一個(gè)批次并且經(jīng)過質(zhì)量檢測和篩選，因此Flash芯片的質(zhì)量一致性在實(shí)驗(yàn)中是默認(rèn)得到有效保障的。文中通過對不同F(xiàn)lash芯片中的不同扇區(qū)進(jìn)行耐久測試來表明同一批次中的Flash存儲器芯片的不同扇區(qū)在耐久測試中具有等效性，從而進(jìn)一步說明對多片F(xiàn)lash芯片的不同扇區(qū)進(jìn)行耐久測試可以等效成單片F(xiàn)lash芯片所有扇區(qū)的耐久測試。圖2展示了多通道Flash芯片耐久測試試驗(yàn)裝置，擁有12個(gè)并行通道和LED顯示器，可以實(shí)時(shí)顯示各個(gè)通道中Flash芯片的測試狀態(tài)。

圖1　改進(jìn)的Flash存儲器耐久測試流程

圖2　Flash芯片并行耐久試驗(yàn)裝置

耐久測試步驟如下：首先將測試主板、Flash轉(zhuǎn)接板準(zhǔn)備好，調(diào)節(jié)直流穩(wěn)壓電源到9V輸出，連接電源，確保測試通路正常。準(zhǔn)備受試器件（DUT）配置文件（CFG文件），在硬件系統(tǒng)上電后，個(gè)人計(jì)算機(jī)（PC）啟動耐久測試客戶端軟件，設(shè)定DUT信息和定時(shí)信息，打開串口，然后進(jìn)行Flash存儲器的耐久測試。

實(shí)驗(yàn)從同一批次的Flash存儲器中隨機(jī)選擇了4片F(xiàn)lash芯片，然后從每片F(xiàn)lash芯片中隨機(jī)選擇16個(gè)扇區(qū)來對每個(gè)扇區(qū)單獨(dú)進(jìn)行耐久測試，得到64個(gè)耐久測試數(shù)據(jù)，如圖3所示。從圖中可以看出同一批次芯片不同扇區(qū)之間的耐久擦寫次數(shù)（壽命）具有一定的差異性，但這種差異的范圍是可以得到有效控制的，這表明同一批次中不同芯片的扇區(qū)的擦寫壽命是可控的，其可控性可以進(jìn)一步從圖4和圖5中的數(shù)據(jù)中分析得出。

圖3　Flash芯片不同扇區(qū)下擦寫次數(shù)統(tǒng)計(jì)

圖4對圖3中不同F(xiàn)lash存儲器芯片不同扇區(qū)的耐久擦寫次數(shù)進(jìn)行了統(tǒng)計(jì)，并給出了不同函數(shù)的擬合曲線。從圖中可以看出Logistic分布在耐久擦寫次數(shù)的中心部分具有最大的權(quán)重，這說明相比Weibull和Lognormal函數(shù)，Logistic函數(shù)具有最好的擬合，更能夠反映出Flash存儲器耐久擦寫次數(shù)的統(tǒng)計(jì)特性。

圖4　Flash芯片不同扇區(qū)擦寫次數(shù)統(tǒng)計(jì)及概率分布

圖5給出了Flash存儲器芯片擦寫次數(shù)統(tǒng)計(jì)及其0.99置信區(qū)間，從圖中可以看出Logistic分布曲線基本上落入0.99置信區(qū)間的范圍。因此，結(jié)合圖3～圖5的分析，可以發(fā)現(xiàn)在Flash存儲器芯片扇區(qū)的全壽命耐久擦寫測試中，Logistic分布相比Weibull和Lognormal分布能夠更好地表征Flash芯片中扇區(qū)的擦寫次數(shù)統(tǒng)計(jì)特性，而且Logistic分布曲線基本能夠滿足Flash芯片中扇區(qū)的擦寫次數(shù)統(tǒng)計(jì)0.99置信區(qū)間的概率分布要求，在此情況下可以認(rèn)為同批次不同扇區(qū)的Flash存儲器芯片滿足扇區(qū)等效性的要求。

圖5　Flash芯片不同扇區(qū)擦寫次數(shù)統(tǒng)計(jì)及置信區(qū)間

4　Flash存儲器耐久測試效率分析

通過耐久測試分析不同并行程度下耐久測試的加速效果，耐久測試流程如圖1所示，圖中M的大小表明了Flash芯片耐久測試的并行程度（M越大，則并行程度越高，測試效率提升越大）。圖6展示了不同并行程度下的Flash芯片擦寫耗時(shí)，圖中柱狀矩形是在不同M值下的實(shí)際耐久測試耗費(fèi)時(shí)間，藍(lán)實(shí)線是實(shí)際的擬合耗時(shí)曲線，而紅虛線則是根據(jù)理論得到的加速曲線（理論上M每增加一倍，效率提升一倍）。從圖中可以看出隨著并行程度（M）的增加，F(xiàn)lash芯片耐久測試效率明顯提升，有效縮短了測試時(shí)間。同時(shí)可以發(fā)現(xiàn)測試擬合耗時(shí)與理論加速曲線基本吻合，他們之間差異形成的原因主要是由耐久測試流程中預(yù)處理和后處理的相關(guān)操作造成的。因此，文中提出的Flash存儲器并行耐久測試方法可以有效的降低測試時(shí)間，提升測試效率。

圖6　不同并行程度下的Flash芯片擦寫耗時(shí)對比

5　結(jié)束語

本文針對傳統(tǒng)Flash存儲器耐久測試耗時(shí)長、成本高等不足，引入“資源換速度”的設(shè)計(jì)思想，改進(jìn)了傳統(tǒng)耐久測試流程，提出了并行耐久測試方法。通過實(shí)驗(yàn)分析了Flash存儲器芯片的扇區(qū)等效性，為其并行耐久測試需要滿足的條件和前提進(jìn)行了積極的分析和探索。文中提出的Flash芯片并行耐久測試方法有效的降低了Flash存儲器芯片的耐久擦寫測試耗時(shí)，提升了耐久測試效率，并且可以根據(jù)實(shí)際情況調(diào)整并行程度，具有較大的靈活性和適應(yīng)性，可以為其他非易失性存儲器芯片的高效耐久測試提供指導(dǎo)和借鑒。

［1］鄭文靜，李明強(qiáng)，舒繼武.Flash存儲技術(shù)［J］.計(jì)算機(jī)研究與發(fā)展，2010，47（4）：716-726.

［2］RAJSUMANR.Designandtestof large embedded memories：an overview［J］.IEEE Des Test Comput，2001，18（3）：16-27.

［3］吳東坡.Flash存儲器技術(shù)與應(yīng)用［J］.微電子學(xué)與計(jì)算機(jī)，1998（6）：55-56.

［4］潘立陽，朱鈞.Flash存儲器技術(shù)與發(fā)展［J］.微電子學(xué)，2002，32（1）：1-5.

［5］李錕，張秋.EEPROM耐久和數(shù)據(jù)保持試驗(yàn)方法標(biāo)準(zhǔn)分析［J］.信息技術(shù)與標(biāo)準(zhǔn)化，2012（4）：62-66.

［6］Electrically erasable programmable ROM（EEPROM）prog ram/eraseenduranceanddataretentionstresstest：JESD22-A117C［EB/OL］.JEDEC Solid State Technology Association，2011-12-20.http：∥www.jedec.org/standardsdocuments/results/JESD22-A117.

［7］張曦，朱一杰，俞軍.一種優(yōu)化的Flash存儲器測試算法［J］.微電子學(xué)與計(jì)算機(jī)，2004，21（5）：121-123.

［8］高劍，郭士瑞，蔣常斌.Flash存儲器的測試方法［J］.電子測量技術(shù)，2008，31（7）：117-120.

［9］王續(xù)朝.地址數(shù)據(jù)復(fù)用型Flash存儲器測試技術(shù)研究［J］.電子測試，2012（10）：17-22.

［10］LUO J，HUANG Q J，CHANG S，et al.High throughput cholesky decomposition based on FPGA［C］∥Proceedings of International Congress on Image and Signal Processing，2013（11）：1644-1648.

［11］LUO J，HUANG Q J，Chang S，et al.Compact beamformer design with high frame rate for ultrasound imaging［J］.Sensors&Transducers，2014，168（4）：237-242.

［12］SEIICHI A，RIICHIRO S，GERTJAN H，et al.Reliability issues of Flash memory cells［J］.Proceedings of the IEEE，1993，81（5）：776-788.

（編輯：莫婕）

Parallel endurance testing method for Flash memories

LUO Jun，WANG Xiaoqiang，CAI Zhigang，SUN Yu，Lü Hongfeng
（CEPREI，Guangzhou，510610，China）

Traditionally，the endurance test of Flash chips is unsuitable for massive production of Flash memories because its sector-by-sector serial procedure is time consuming，inefficient and uneconomical.To promote the test efficiency，a parallel method has been proposed in this paper by using of multi-sectors of different Flash chips at the same time.It has been derived from the idea of tradeoff between resource usage and speedup.Experimental results show that the speed of endurance test is accelerated and the degree of efficiency promotion is in direct proportion to the number of Flash chips.The test results tally with the theoretical results.

Flash；memory lifetime；endurance test；equivalence of sectors；parallel test

A

1674-5124（2016）05-0024-04

10.11857/j.issn.1674-5124.2016.05.005

2015-11-20；

2015-12-29

羅軍（1986-），男，湖南衡南縣人，工程師，博士，主要從事元器件檢測、信號處理等相關(guān)工作。