黃揚(yáng)洲 ;[3,4]。

【摘要】 隨著電子技術(shù)和軟件無(wú)線電技術(shù)的發(fā)展，基于SCA架構(gòu)的多通道通信終端，具備資源綜合化、功能軟件化、業(yè)務(wù)多元化、小型化特點(diǎn)，具有開(kāi)放性架構(gòu)，滿足多種應(yīng)用場(chǎng)景需求。本文針對(duì)多通道SCA通信終端特征，分析了基于SCA架構(gòu)的四通道通信終端的運(yùn)行機(jī)理，研究并提出了在SCA架構(gòu)下局部重構(gòu)FPGA波形的方法，并在實(shí)物環(huán)境上測(cè)試驗(yàn)證，測(cè)試結(jié)果表明本文設(shè)計(jì)的方法有效且可行。

【關(guān)鍵詞】 多通道SCA終端 MHAL FPGA 局部重構(gòu)

一、引言

隨著電子技術(shù)發(fā)展，處理器的集成度越來(lái)越高，處理能力越來(lái)越強(qiáng)，多核處理器芯片和大規(guī)模邏輯芯片被大量運(yùn)用，并得到充分驗(yàn)證，為多通道無(wú)線通信終端資源綜合提供了硬件基礎(chǔ)，由傳統(tǒng)的通道資源獨(dú)立架構(gòu)[1]演變?yōu)橥ǖ蕾Y源共享架構(gòu)，從而實(shí)現(xiàn)小型化設(shè)計(jì)，滿足了對(duì)體積、功耗和重量要求嚴(yán)苛的應(yīng)用平臺(tái)需求。

同時(shí)，軟件無(wú)線電（ SDR） 技術(shù)作為無(wú)線通信的核心也取得了重要突破，SCA（軟件通信體系結(jié)構(gòu)）技術(shù)經(jīng)過(guò)近二十年發(fā)展已逐步趨于成熟并得到廣泛應(yīng)用，并成為了SDR規(guī)范[1，2，3]。

SCA定義了高度靈活的開(kāi)放性架構(gòu)，標(biāo)準(zhǔn)化功能組件開(kāi)發(fā)、部署、管理接口和行為，對(duì)無(wú)線電系統(tǒng)互連互通和互操作起到了至關(guān)重要的作用。

在采用新型硬件架構(gòu)和SCA規(guī)范設(shè)計(jì)的多通道通信終端中，大規(guī)模邏輯芯片（FPGA）整合了多通道波形算法邏輯，是核心部件之一。如何在重構(gòu)任意通道波形時(shí)不影響其余通道正常工作，是多通道終端適應(yīng)不同應(yīng)用場(chǎng)景的關(guān)鍵所在。傳統(tǒng)的FPGA重構(gòu)均采用整體配置方式，即任意邏輯改變均需加載整個(gè)配置文件，中斷FPGA上所有電路工作，其缺點(diǎn)如下：

（1）整體版本數(shù)量隨著波形種類增加會(huì)成幾何倍數(shù)增長(zhǎng)，對(duì)存儲(chǔ)空間需求巨大，并且不便于后期功能擴(kuò)展，每增加一種新波形，需要與以前的波形合并生成多個(gè)整體版本，而且對(duì)新生成的所有版本都要進(jìn)行測(cè)試驗(yàn)證，工作量巨大。

（2）在任意通道切換波形時(shí)，需要加載相應(yīng)的整體版本，影響其它通道的正常工作。

本文針對(duì)多通道SCA通信終端特征，以四通道終端為例，分析了基于SCA架構(gòu)的四通道通信終端運(yùn)行機(jī)理，研究并提出了FPGA芯片局部重構(gòu)多種波形的方法，簡(jiǎn)化了波形重構(gòu)設(shè)計(jì)，滿足多通道波形并發(fā)運(yùn)行，相互獨(dú)立需求；并且便于后期功能擴(kuò)展，每增加一種波形，只需要生成該波形的動(dòng)態(tài)重構(gòu)版本，不需要與其它波形版本合并，極大減少版本數(shù)量和測(cè)試工作量。

二、基于SCA的四通道終端架構(gòu)

2.1硬件架構(gòu)

四通道通信終端采用多核GPP+多核DSP+大規(guī)模FPGA架構(gòu)實(shí)現(xiàn)后端數(shù)字域算法解算功能，射頻前端采用四個(gè)獨(dú)立信道實(shí)現(xiàn)射頻信號(hào)變換和調(diào)整。結(jié)構(gòu)如圖1所示。

上圖中，PPM（Protocol Process Module，協(xié)議處理模塊）采用雙核PowerPC處理器實(shí)現(xiàn)系統(tǒng)資源管理和調(diào)度、波形協(xié)議處理。WPM（Waveform Process Module，波形處理模塊）采用TI公司4核DSP芯片和Xilinx公司的大規(guī)模FPGA芯片XC7K325T實(shí)現(xiàn)信號(hào)解算。RFM（Radio Frequency Module，射頻模塊）主要實(shí)現(xiàn)射頻信號(hào)變換和調(diào)整。

PPM和WPM模塊之間通過(guò)高速RIO（RapidIO）總線進(jìn)行通信，其中與DSP相連的總線主要負(fù)責(zé)數(shù)據(jù)傳輸，與FPGA相連的總線主要負(fù)責(zé)FPGA芯片重構(gòu)。

2.2軟件架構(gòu)

四通道終端軟件采用SCA架構(gòu)，在通用硬件平臺(tái)上構(gòu)建開(kāi)放式波形軟件運(yùn)行平臺(tái)，便于波形應(yīng)用安裝、部署和集成，同時(shí)也方便技術(shù)不斷升級(jí)[3，4]。

軟件平臺(tái)由核心框架、中間件、總線通信服務(wù)、操作系統(tǒng)和底層驅(qū)動(dòng)構(gòu)成，其作用是為波形應(yīng)用提供具有標(biāo)準(zhǔn)接口的軟硬件資源和服務(wù)，使波形應(yīng)用與底層硬件解耦，一方面使平臺(tái)具有良好的擴(kuò)展性，另一方面使波形軟件具有很好的移植性。

核心框架（CF，Core Framework）是整個(gè)軟件平臺(tái)的核心，為波形應(yīng)用提供標(biāo)準(zhǔn)的接口和服務(wù)，并控制和管理波形應(yīng)用的安裝、加卸載、配置。

2.3 MHAL通信

SCA波形組件分為兩類：一類是運(yùn)行于CORBA總線的組件，部署于GPP上；另一類是DSP/FPGA上的非CORBA（non-CORBA）組件，不能直接掛接在CORBA總線上，通過(guò)CORBA適配器MHAL與CORBA組件建立通信連接[4]。CORBA組件與non-CORBA組件之間通信過(guò)程如圖2所示。

FPGA和DSP上的非CORBA組件之間也通過(guò)MHAL進(jìn)行通信，每個(gè)芯片的每個(gè)通道分別配置一個(gè)MHAL設(shè)備，為波形組件屏蔽底層硬件細(xì)節(jié)，提供通信服務(wù)封裝。

DSP上每個(gè)核運(yùn)行一個(gè)通道的WF-DSP波形組件，F(xiàn)PGA的每個(gè)重構(gòu)區(qū)運(yùn)行一個(gè)WF-FPGA波形組件，它們之間并不是固定的關(guān)系，通過(guò)通道配置，可以實(shí)現(xiàn)任意的連接關(guān)系，如DSP核0、FPGA重構(gòu)區(qū)2和RF通道4組成一個(gè)通道，它們之間數(shù)據(jù)交互均由MHAL軟交換實(shí)現(xiàn)。

MHAL消息由IU、LD、Length和Payload四部分組成，采用小端字節(jié)序[4]。為了便于MHAL消息尋址，在MHAL消息中定義LD（Logical Destination）字段，用于識(shí)別消息的目的端。在SCA終端中，每個(gè)MHAL設(shè)備都分配唯一的LD。

三、FPGA組件設(shè)計(jì)

部署于FPGA的組件包括實(shí)現(xiàn)波形算法的波形組件，以及管理波形組件的重構(gòu)管理組件。

3.1資源分配

FPGA選用Xilinx公司大容量XC7K325T芯片，邏輯資源、RAM和時(shí)鐘資源非常豐富，包含：203800個(gè)Slices（每個(gè)Slices包含2個(gè)觸發(fā)器和一個(gè)LUT），25740k的 FIFO16/ RAM16s，1440個(gè)DSP48E，32個(gè)GCLKs。

對(duì)將要集成的十余種波形進(jìn)行統(tǒng)計(jì)，最大波形的資源需求量均低于該芯片的1/6，考慮到后續(xù)功能擴(kuò)展，因此將FPGA資源分為數(shù)量近似的5個(gè)區(qū)塊，每個(gè)區(qū)塊邏輯資源約為600萬(wàn)門。根據(jù)芯片的特點(diǎn)：時(shí)鐘資源BUFG分布于芯片中間，并其呈縱向排列；其它資源均勻?qū)ΨQ分布。因此，在FPGA四角位置設(shè)置四個(gè)重構(gòu)區(qū)，中間部分設(shè)置為靜態(tài)區(qū)，這樣就能保證靜態(tài)區(qū)與四個(gè)重構(gòu)區(qū)之間的邏輯通路近似相等。資源劃分如圖3所示。

上圖中，四個(gè)紫色框?yàn)閯?dòng)態(tài)重構(gòu)區(qū)，部署波形組件。其余區(qū)域?yàn)殪o態(tài)區(qū)，部署靜態(tài)邏輯，實(shí)現(xiàn)對(duì)四個(gè)動(dòng)態(tài)區(qū)波形組件的控制、管理、部署功能，包括時(shí)鐘管理、復(fù)位管理、總線仲裁、MHAL、波形重構(gòu)管理組件等。動(dòng)態(tài)重構(gòu)區(qū)為波形組件提供SLICE、DSP48E和RAM資源，SLICE提供組合邏輯門和時(shí)序邏輯觸發(fā)器，DSP48提供高性能數(shù)字信號(hào)處理資源，RAM則提供存儲(chǔ)器資源。

3.2 FPGA波形組件

FPGA波形組件實(shí)現(xiàn)不同波形相關(guān)的算法，處理邏輯各異。為了使在同一個(gè)重構(gòu)區(qū)內(nèi)部署不同的波形組件，必須統(tǒng)一其對(duì)外的接口和通信規(guī)范。因此，將波形組件劃分為兩部分，波形容器和波形算法邏輯，如圖4所示。波形算法邏輯與波形體制相關(guān)，在此不做描述。波形容器主要起橋接作用，對(duì)外標(biāo)準(zhǔn)化接口，對(duì)內(nèi)提供波形算法所需接口。

MHAL則負(fù)責(zé)實(shí)現(xiàn)波形組件與其他軟硬件組件進(jìn)行通信，從而達(dá)到隔離波形組件與底層硬件的目的。

波形組件與MHAL之間的接口采用標(biāo)準(zhǔn)化設(shè)計(jì)，采用數(shù)據(jù)總線實(shí)現(xiàn)信息交互。由于，在動(dòng)態(tài)配置的波形組件內(nèi)不能使用全局時(shí)鐘BUF、DCM、PLL等時(shí)鐘元件，以及三態(tài)BUF，因此，統(tǒng)計(jì)波形組件時(shí)序所需時(shí)鐘數(shù)量后，接口上輸入5個(gè)時(shí)鐘信號(hào)供波形邏輯使用，時(shí)鐘頻率采用片上PLL輸出，由DRP端口配置輸出不同波形所需的時(shí)鐘。接口信號(hào)如表1所示。

3.3 FPGA波形重構(gòu)管理組件

FPGA波形重構(gòu)管理組件主要完成以下功能：

（1）接收并解析來(lái)自PPM資源管理組件的FPGA波形配置消息幀，進(jìn)行CRC校驗(yàn)，如果校驗(yàn)不通過(guò)，則回傳NCK；否則，將配置文件存入SRAM，回傳ACK。

（2）配置消息幀完整接收后，從SRAM中讀取配置文件，并通過(guò)ICAP配置相應(yīng)的動(dòng)態(tài)配置區(qū)。

（3）配置完畢后，通過(guò)DRP端口配置PLL，產(chǎn)生動(dòng)態(tài)區(qū)波形所需時(shí)鐘信號(hào)；并產(chǎn)生復(fù)位信號(hào)復(fù)位動(dòng)態(tài)邏輯，然后釋放復(fù)位，使波形組件正常工作。

四、局部動(dòng)態(tài)重構(gòu)設(shè)計(jì)

4.1生成波形庫(kù)

采用Xilinx公司的FPGA 開(kāi)發(fā)工具PlanAhead[5]生成FPGA波形庫(kù)，其過(guò)程如下：

（1）使用XST綜合靜態(tài)邏輯和動(dòng)態(tài)波形組件生成NGC文件；

（2）創(chuàng)建XPARTION.PXML文件，合并波形NGC和UCF；

（3）利用PlanAhead合成EDIF，將指定的重構(gòu)區(qū)合并到靜態(tài)部分中的指定位置；

（4）調(diào)用PlanAhead生成NGD，然后進(jìn)行MAP、PAR、DRC，最后生成bin文件。

采用上述方法，生成一個(gè)只包含靜態(tài)邏輯的配置文件（config_static.bin），大小為11.7Mbyte；每種波形生成4個(gè)動(dòng)態(tài)配置文件（config_wfxxx_partial_0/1/2/3.bin）分別對(duì)應(yīng)四個(gè)重構(gòu)區(qū)塊，大小為2Mbyte左右。每個(gè)動(dòng)態(tài)重構(gòu)區(qū)配置波形相應(yīng)的動(dòng)態(tài)配置文件，即可在該動(dòng)態(tài)區(qū)實(shí)現(xiàn)該波形功能，配置實(shí)例如圖3所示。靜態(tài)配置文件和所有波形動(dòng)態(tài)配置文件一起構(gòu)成了波形庫(kù)。

4.2波形重構(gòu)

SCA終端波形庫(kù)存放于終端PPM的文件系統(tǒng)中，由資源管理組件管理和維護(hù)。當(dāng)終端收到用戶控制指令，需要加載波形時(shí)，由資源管理組件從波形庫(kù)中獲取文件，通過(guò)MHALDevice發(fā)送給WPM的波形配置管理組件，實(shí)現(xiàn)波形動(dòng)態(tài)配置，在配置期間，其它通道保持正常工作狀態(tài)不受影響。波形重構(gòu)過(guò)程如下：

（1）PPM的資源管理組件根據(jù)配置通道、波形名稱從波形庫(kù)中讀取文件，然后將文件分割成若干個(gè)1Kbyte數(shù)據(jù)包，然后對(duì)每個(gè)數(shù)據(jù)計(jì)算CRC，在依次添加包序號(hào)、總包數(shù)字段，形成如下格式：

（2）資源管理組件將數(shù)據(jù)包發(fā)給MHALDevice組件，MHALDevice在數(shù)據(jù)包前添加MHAL幀頭（IU、LD、Length）形成MHAL幀，如下所示：

（3）MHALDevice將數(shù)據(jù)幀通過(guò)RIO總線發(fā)送給FPGA的MHAL，MHAL將數(shù)據(jù)幀去除MHAL幀頭后，發(fā)送給波形重構(gòu)管理組件；

（4）波形重構(gòu)管理組件根據(jù)包序號(hào)和包總數(shù)判重和結(jié)束包，在根據(jù)長(zhǎng)度字段提取配置文件數(shù)據(jù)進(jìn)行CRC校驗(yàn)，如果校驗(yàn)通過(guò)，則寫入到SRAM中，回傳ACK，通知資源管理組件接收正確，可以繼續(xù)傳輸后續(xù)包；否則回傳NAK，通知資源管理組件接收錯(cuò)誤，重傳該包；

（5）循環(huán)執(zhí)行上述步驟，直至配置文件傳輸完畢，波形重構(gòu)管理組件接收完所有數(shù)據(jù)包后，從SRAM中讀取配置文件通過(guò)ICAP配置FPGA動(dòng)態(tài)重構(gòu)區(qū)。

配置成功后，波形重構(gòu)管理組件根據(jù)波形種類配置PLL輸出該波形所需的工作時(shí)鐘，并復(fù)位讓其處于初始狀態(tài)，后在釋放復(fù)位恢復(fù)正常工作。

五、實(shí)驗(yàn)驗(yàn)證

通過(guò)部署界面下發(fā)指令，可以在SCA終端任意通道上加載、卸載所有波形。波形部署后與測(cè)試終端互通正常，在任意通道上更換波形時(shí)，其它通道均能正常通信，相互不影響。并且，波形重構(gòu)時(shí)間更短，僅為傳統(tǒng)整體重構(gòu)時(shí)間的1/5；波形庫(kù)規(guī)模更小，以10個(gè)波形為例，動(dòng)態(tài)局部重構(gòu)時(shí)，所需存儲(chǔ)空間約為92Mbyte，而采用傳統(tǒng)波形組合生成整體版本，則需要幾個(gè)G byte的存儲(chǔ)空間。因此在單片F(xiàn)PGA集成多通道波形時(shí)，動(dòng)態(tài)局部重構(gòu)方法具有明顯優(yōu)勢(shì)。

六、結(jié)束語(yǔ)

本文針對(duì)新型體系架構(gòu)多通道SCA通信終端并發(fā)應(yīng)用需求，研究并提出了在SCA架構(gòu)下局部重構(gòu)FPGA波形的方法，并在實(shí)物環(huán)境上實(shí)現(xiàn)和測(cè)試驗(yàn)證，其結(jié)果表明本文設(shè)計(jì)的方法有效且可行，并具有很好的工程價(jià)值，對(duì)綜合通信系統(tǒng)和終端的設(shè)計(jì)具有借鑒意義。

參 考 文 獻(xiàn)

[1] LEE PUCKER AND GEOFF HOLT. Extending the SCA Core Framework Inside the Modem Architecture of a Software Defined Radio， IEEE Radio Communications， 2004， 0163-6804.

[2] 鐘瑜，陳穎，盧建川. 新一代航空數(shù)據(jù)鏈端機(jī)的SCA 架構(gòu)設(shè)計(jì).電訊技術(shù)，2012，1001- 893X（ 2012） 04- 0447- 05.

[3] SOFTWARE COMMUNICATIONS ARCHITECTURE SPECIFICATION （SCA）， version 2.2.2， 2006.

[4] Modem Hardware Abstraction Layer Application Program Interface （API）， Version： 2.13，2010.

[5] Xilinx. Partial Reconfiguration User Guide（UG702），2012.