易鋒　朱德智　史鴻生

【摘 要】隨著雷達(dá)技術(shù)的快速發(fā)展，對(duì)新一代雷達(dá)系統(tǒng)數(shù)據(jù)傳輸交換技術(shù)提出了更高的要求。RapidIO是一種點(diǎn)對(duì)點(diǎn)的基于包交換的交叉開關(guān)互聯(lián)技術(shù)，以其高帶寬，低延時(shí)及高可靠性為高性能的雷達(dá)系統(tǒng)數(shù)據(jù)交換提供了良好的解決方案。通過對(duì)RapidIO技術(shù)協(xié)議的研究，使用Altera公司的FPGA（可編程門陣列）芯片實(shí)現(xiàn)了RapidIO核的終端設(shè)備，并通過軟件仿真和硬件實(shí)驗(yàn)系統(tǒng)進(jìn)行了驗(yàn)證。

【關(guān)鍵詞】RapidIO協(xié)議；VPX總線；FPGA

0 引言

隨著數(shù)字陣列技術(shù)在雷達(dá)系統(tǒng)中的應(yīng)用，雷達(dá)信號(hào)處理運(yùn)算量大、算法結(jié)構(gòu)復(fù)雜，要求信號(hào)處理能夠?qū)崟r(shí)高速、高性能、高靈活地完成各項(xiàng)任務(wù)。對(duì)雷達(dá)的數(shù)據(jù)傳輸帶寬、信號(hào)處理器的處理能力和信號(hào)處理可重構(gòu)等提出越來越高的要求[1]。現(xiàn)代雷達(dá)具有數(shù)據(jù)節(jié)點(diǎn)分散、數(shù)據(jù)流量大、交互傳輸頻繁、高速異步可重構(gòu)、多源數(shù)據(jù)同步等特點(diǎn)，這些互聯(lián)架構(gòu)體系的復(fù)雜要求是系統(tǒng)工程化應(yīng)用需要直接面對(duì)的挑戰(zhàn)。

目前大規(guī)模FPGA、多核微處理器、高性能DSP的性能大幅度提高，使復(fù)雜信號(hào)處理算法的工程實(shí)現(xiàn)得以應(yīng)用。高帶寬、高可靠的片間和板間互聯(lián)技術(shù)成為一個(gè)需要重點(diǎn)突破的課題。RapidIO協(xié)議是一個(gè)開放的點(diǎn)對(duì)點(diǎn)分組交換標(biāo)準(zhǔn)，可以提供高帶寬、低延時(shí)、高可靠的數(shù)據(jù)交換通道[2]，將互聯(lián)協(xié)議RapidIO用于構(gòu)建基于交叉開關(guān)的新型雷達(dá)信號(hào)處理系統(tǒng)是一個(gè)很好的設(shè)計(jì)方案。RapidIO協(xié)議基于包交換的系統(tǒng)級(jí)互聯(lián)技術(shù)，具有比萬兆以太網(wǎng)、PCIe更高的傳輸效率[3]。VPX總線是基于高速串行總線的新一代總線標(biāo)準(zhǔn)是對(duì)傳統(tǒng)VME總線的重大革新[4]，支持?jǐn)?shù)據(jù)交換系統(tǒng)構(gòu)架，并且兼容了PCI—Express，RapidIO，Hypertransport等高速串行總線協(xié)議，并繼承了VME標(biāo)準(zhǔn)的機(jī)械結(jié)構(gòu)及導(dǎo)冷抗震方面的優(yōu)勢(shì)。

1 系統(tǒng)構(gòu)架說明

1.1 工程背景

現(xiàn)代雷達(dá)信號(hào)處理一般都是通過多片DSP形成處理器簇，共同完成快速實(shí)時(shí)的運(yùn)算。但是目前大多數(shù)DSP都不具備RapidIO接口，所以我們采用FPGA，將DSP的總線與一個(gè)RapidIOIP核總線相連接，實(shí)現(xiàn)DSP與RapidIO 網(wǎng)絡(luò)的通信。當(dāng)然現(xiàn)在主流DSP如TI公司的C6678等具有RapidIO接口，能夠直接運(yùn)用。這里FPGA的RapidIO接口設(shè)計(jì)主要是在DBF（數(shù)字波束形成）后將數(shù)據(jù)通過交換板發(fā)送數(shù)據(jù)至對(duì)應(yīng)的信號(hào)處理板，完成數(shù)據(jù)的交換。

1.2 芯片選型

我們選用Altera公司的stratix IV360芯片，Altera的RapidIO的IP核兼容于2005年2月發(fā)布的RapidIO 互連標(biāo)準(zhǔn)1.3，實(shí)現(xiàn)了4種標(biāo)準(zhǔn)速度1.25G、2.5G、3.125G和5G下1x/4x的物理層協(xié)議。同時(shí)Altera公司的SOPC工具提供了大量的成熟的IP核和可裁剪的Avalon總線，方便的幫助用戶實(shí)現(xiàn)模塊化設(shè)計(jì)。

1.3 系統(tǒng)結(jié)構(gòu)

如圖1所示為雷達(dá)系統(tǒng)的RapidIO交換系統(tǒng)結(jié)構(gòu)框圖。AD數(shù)據(jù)經(jīng)過數(shù)據(jù)同步和數(shù)字波束形成后，將數(shù)據(jù)按照雷達(dá)工作模式通過RapidIO協(xié)議將數(shù)據(jù)進(jìn)行分配至對(duì)應(yīng)的FPGA、DSP或者CPU等信號(hào)處理單元。而數(shù)據(jù)的交換主要通過交換網(wǎng)絡(luò)完成的。在RapidIO協(xié)議中，每一個(gè)設(shè)備有唯一的DeviceID標(biāo)識(shí)，在RapidIO初始化過程中，在各設(shè)備完成物理鏈路層初始化后會(huì)建立RapidIO傳輸網(wǎng)絡(luò)路由表，網(wǎng)絡(luò)可以通過系統(tǒng)設(shè)置按照一定的傳輸模式進(jìn)行數(shù)據(jù)和消息的交互傳輸。根據(jù)系統(tǒng)需求，這里采用4XRapidIO全交換，傳輸速率為3.125G。

2 FPGA模塊設(shè)計(jì)

使用RapidIOIP核，F(xiàn)PGA主要完成的工作任務(wù)有系統(tǒng)維護(hù)模式、數(shù)據(jù)發(fā)送、數(shù)據(jù)接收和門鈴模式等。這些都需要FPGA編寫對(duì)應(yīng)的模塊。下面對(duì)相應(yīng)模塊的實(shí)現(xiàn)進(jìn)行簡(jiǎn)單的說明。

2.1 System Maintenance

Altera公司的RapidIOIP核的對(duì)RapidIO協(xié)議的控制主要是通過對(duì)RapidIO里的寄存器控制來實(shí)現(xiàn)對(duì)應(yīng)的數(shù)據(jù)交換和RapidIO狀態(tài)獲取的。該模塊主要由以下幾個(gè)部分構(gòu)成：1.RapidIO端口狀態(tài)的獲取，主要包括物理層初始化、link初始化、端口初始化、數(shù)據(jù)包狀態(tài)、系統(tǒng)工作狀態(tài)等。同時(shí)對(duì)主要的錯(cuò)誤狀態(tài)能夠進(jìn)行自動(dòng)復(fù)位等自修復(fù)功能模塊。2.主要系統(tǒng)寄存器控制，包括DeviceID，發(fā)送Window開啟和地址設(shè)置、發(fā)送數(shù)據(jù)選用的傳輸模式、接收Window開啟和地址設(shè)置等。3.Avalon總線的地址、數(shù)據(jù)總線、讀寫控制等信號(hào)的控制。

2.2 Avalon Master

Avalon_Master模塊設(shè)計(jì)是一個(gè)狀態(tài)機(jī)控制電路，完成在Avalon總線上的地址、Byteenable、讀寫控制信號(hào)、讀數(shù)據(jù)信號(hào)和寫數(shù)據(jù)信號(hào)的產(chǎn)生與控制處理。相應(yīng)地還有等待數(shù)據(jù)以及數(shù)據(jù)解析等工作。

2.3 Avalon Slave

Avalon_Slave模塊是一個(gè)Avalon總線的從設(shè)備，它組要用來接收Avalon總線上其它主設(shè)備發(fā)送過來的數(shù)據(jù)寫請(qǐng)求、數(shù)據(jù)讀請(qǐng)求，同時(shí)將相應(yīng)的總線規(guī)則送到數(shù)據(jù)總線上，并同時(shí)產(chǎn)生數(shù)據(jù)有效信號(hào)。這個(gè)模塊主要用于數(shù)據(jù)的分配到對(duì)應(yīng)的信號(hào)處理板。該模塊主要由以下三個(gè)部分構(gòu)成：1.完成Avalon總線的數(shù)據(jù)時(shí)鐘域轉(zhuǎn)換，主要通過fifo來實(shí)現(xiàn)。2.發(fā)送數(shù)據(jù)前完成目的地址（Destination ID）、RapidIO窗口選擇、RapidIO地址的配置。3.完成Avalon總線的寫控制信號(hào)、數(shù)據(jù)總線、地址總線、數(shù)據(jù)位有效控制信號(hào)的控制。

2.4 Door Bell

門鈴信息的傳輸獨(dú)立于Avalon總線，每次能夠攜帶16bit的傳輸信息。這種機(jī)制可以用于處理器遞送中斷信息。在這種情況下，信息字段用來向接收者傳遞中斷級(jí)別和目標(biāo)信息。這種機(jī)制還可以用于處理器件間發(fā)送信號(hào)量。尤其在與CPU和DSP傳輸過程中，這種中斷顯得尤為重要。

3 實(shí)際測(cè)試

經(jīng)過測(cè)試，本模塊實(shí)現(xiàn)了RapidIO的主控功能，通過交換板的交換芯片成功與Xilinx公司的FPGA、PowerPC的CPU和C6678的DSP芯片進(jìn)行了數(shù)據(jù)交互傳輸。傳輸?shù)哪Ｊ桨壳癆ltera公司提供的IP核支持的NWRITE、NWRITE-R、SWRITE、NREAD、MAITENANCE、DOORBELL模式。數(shù)據(jù)峰值傳輸效率高于70%。

4 結(jié)論

本文將RapidIO協(xié)議在FPGA中實(shí)現(xiàn)了數(shù)據(jù)交互設(shè)計(jì)。采用了Altera公司的FPGA芯片實(shí)現(xiàn)了多端口、大規(guī)模、高效率和高可靠的數(shù)據(jù)交換設(shè)計(jì)，經(jīng)過實(shí)測(cè)，本模塊成功實(shí)現(xiàn)了RapidIO數(shù)據(jù)包與DSP、CPU和FPGA的數(shù)據(jù)交換，對(duì)整個(gè)RapidIO系統(tǒng)進(jìn)行了初始化配置和管理。本模塊已經(jīng)在實(shí)際的雷達(dá)系統(tǒng)中應(yīng)用，并且取得了很好效果。

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[責(zé)任編輯：楊玉潔]