王 堯， 余祖俊， 王中衛(wèi)， 李長(zhǎng)春

(北京交通大學(xué) 機(jī)械與電子控制工程學(xué)院， 北京 100044)

隨列車運(yùn)行速度不斷提高，對(duì)列車運(yùn)行安全提出了更高的要求，開(kāi)展鐵路異物檢測(cè)的研究對(duì)保證列車安全運(yùn)行具有非常重要的意義。目前針對(duì)高速鐵路中的異物侵限，國(guó)內(nèi)外提出了很多的異物檢測(cè)技術(shù)和方法[1-4]。異物侵限檢測(cè)的方式可分為接觸式和非接觸式[5]。接觸式檢測(cè)主要采用防護(hù)網(wǎng)，通過(guò)檢測(cè)導(dǎo)線判斷防護(hù)網(wǎng)上是否有物體落入。該方式維護(hù)工作量大，需要申請(qǐng)?zhí)齑皶r(shí)間，效益較低。非接觸式檢測(cè)利用雷達(dá)、激光、紅外和機(jī)器視覺(jué)等方式檢測(cè)物體的位置和大小。機(jī)器視覺(jué)以其檢測(cè)范圍廣、結(jié)構(gòu)安裝簡(jiǎn)單和準(zhǔn)確性較高等特點(diǎn)十分適合鐵路現(xiàn)場(chǎng)異物檢測(cè)，通過(guò)采集視頻圖像進(jìn)行圖像處理，完成異物的檢測(cè)、分類和跟蹤。

目前，已經(jīng)有研究者提出了一些基于圖像處理的異物檢測(cè)算法，這些算法通常是以視頻分析中的前景提取算法為基礎(chǔ)，并采用軟件編程實(shí)現(xiàn)。部分算法可以實(shí)現(xiàn)較好的檢測(cè)效果，在視頻數(shù)據(jù)量較少的情況下，處理速度也可以接受，但在同時(shí)處理多路視頻時(shí)，處理速度將大大下降。鐵路異物檢測(cè)系統(tǒng)在沿線安裝了大量相機(jī)，通?？梢园习賯€(gè)相機(jī)，如果所有相機(jī)的視頻圖像都集中到監(jiān)控中心利用服務(wù)器軟件進(jìn)行處理，則需要較多數(shù)量的高性能服務(wù)器，硬件成本將非常巨大，且可靠性受到影響。若在每個(gè)相機(jī)端安裝一臺(tái)視頻處理計(jì)算機(jī)，成本將更高。

因此本文提出基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和ARM處理器的鐵路異物檢測(cè)硬件平臺(tái)。該平臺(tái)在相機(jī)端對(duì)視頻進(jìn)行處理，實(shí)現(xiàn)異物檢測(cè)，將檢測(cè)結(jié)果發(fā)生到監(jiān)控中心，實(shí)現(xiàn)視頻圖像的分布式處理。該平臺(tái)利用FPGA對(duì)圖像進(jìn)行處理檢測(cè)可疑異物并提取異物特征，將可疑異物的特征發(fā)送給ARM，ARM利用模式識(shí)別方法對(duì)特征進(jìn)行分類識(shí)別，確認(rèn)異物并對(duì)異物進(jìn)行分類。使得平臺(tái)能夠在較高的檢測(cè)速度下，保證檢測(cè)的準(zhǔn)確性。該平臺(tái)采用低成本的FPGA和ARM處理器，硬件成本較低，可以在前端大量安裝。

由于FPGA的特點(diǎn)實(shí)現(xiàn)較為復(fù)雜的算法比較困難，因此應(yīng)用FPGA進(jìn)行異物檢測(cè)的難點(diǎn)在于算法的硬件實(shí)現(xiàn)。近年來(lái)，運(yùn)動(dòng)目標(biāo)檢測(cè)與跟蹤算法的硬件實(shí)現(xiàn)成為了研究熱點(diǎn)[6-10]，但存在算法實(shí)現(xiàn)復(fù)雜、資源占用大和實(shí)時(shí)性差等問(wèn)題。文獻(xiàn)[6]提出了一種運(yùn)動(dòng)目標(biāo)的實(shí)時(shí)監(jiān)測(cè)系統(tǒng)，利用運(yùn)動(dòng)目標(biāo)分割和聚類背景更新模型提取運(yùn)動(dòng)目標(biāo)，但背景更新復(fù)雜，影響處理速度。文獻(xiàn)[7]提出了單次掃描連通域標(biāo)記算法，設(shè)計(jì)單次掃描邏輯有效實(shí)現(xiàn)連通域合并和特征提取，光斑個(gè)數(shù)和面積計(jì)算正確，但數(shù)據(jù)表和標(biāo)號(hào)合并表需要占用大量存儲(chǔ)資源，對(duì)FPGA資源和時(shí)序要求較高。文獻(xiàn)[8]提出了基于FPGA的連通域標(biāo)記算法，借助數(shù)組將標(biāo)記結(jié)果和參數(shù)合并存儲(chǔ)，圖像處理時(shí)間短,適合實(shí)時(shí)檢測(cè)，但參數(shù)提取信息少，影響誤警剔除效果，且不利于異物分類和跟蹤。文獻(xiàn)[9-10]提出了基于背景差分的目標(biāo)位置質(zhì)心計(jì)算的算法，去除中間結(jié)果的存儲(chǔ)，圖像處理速度快，精度和速度滿足實(shí)時(shí)檢測(cè)要求，但同樣無(wú)法提取更多的異物特征參數(shù)。

針對(duì)現(xiàn)有運(yùn)動(dòng)目標(biāo)檢測(cè)的FPGA硬件實(shí)現(xiàn)方法的不足，本文提出基于FPGA的鐵路異物檢測(cè)及特征提取算法，并在搭建的異物檢測(cè)平臺(tái)上實(shí)現(xiàn)。利用背景差分法提取異物目標(biāo)，并提出了簡(jiǎn)化的自適應(yīng)背景更新模型完成背景的更新，結(jié)合文獻(xiàn)[7]和文獻(xiàn)[8]單次掃描連通域標(biāo)記算法的設(shè)計(jì)，提出了存儲(chǔ)多參數(shù)的二維數(shù)組結(jié)構(gòu)，建立了基于異物幾何特征的篩選機(jī)制完成誤警的剔除，從而滿足實(shí)時(shí)檢測(cè)的要求，多參數(shù)的特征提取可用于異物的分類和跟蹤。

1 鐵路異物檢測(cè)硬件平臺(tái)結(jié)構(gòu)

鐵路異物檢測(cè)硬件平臺(tái)由CCD相機(jī)、視頻輸入處理器、SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)、FPGA和ARM等組成，見(jiàn)圖1。

CCD相機(jī)和視頻輸入處理器完成圖像的采集。CCD相機(jī)獲取圖像信息，輸出模擬視頻信號(hào)，經(jīng)視頻輸入處理器采樣、解碼完成A/D轉(zhuǎn)換，將數(shù)字視頻信號(hào)送入FPGA處理。一幀數(shù)字視頻信號(hào)為720×576 Byte、8位256階灰度圖像。此外，解碼產(chǎn)生的視頻同步信號(hào)同時(shí)提供給FPGA，從而完成視頻有效像素的正確采集。

FPGA主要完成以下4個(gè)工作：(1)FPGA通過(guò)I2C總線初始化配置視頻輸入處理器控制CCD相機(jī)圖像的采集；(2)FPGA產(chǎn)生地址信號(hào)和讀寫(xiě)控制信號(hào)給外部SRAM，完成圖像的存儲(chǔ)與讀??；(3)FPGA對(duì)采集的圖像進(jìn)行處理，提取異物的特征參數(shù)(質(zhì)心坐標(biāo)、面積、灰度平均值和外接矩形)；(4)FPGA通過(guò)基于握手機(jī)制的通信協(xié)議將異物特征參數(shù)和圖像數(shù)據(jù)傳給ARM微處理器。

FPGA在整個(gè)硬件平臺(tái)中起協(xié)處理器的作用，主要任務(wù)是對(duì)圖像進(jìn)行處理檢測(cè)可疑異物并提取異物特征，將可疑異物的特征發(fā)送給ARM，而ARM處理器作為硬件平臺(tái)的主控制器，主要負(fù)責(zé)高層圖像處理ARM利用模式識(shí)別方法對(duì)特征進(jìn)行分類識(shí)別，確認(rèn)異物并對(duì)異物進(jìn)行分類。同時(shí)ARM處理器還負(fù)責(zé)與遠(yuǎn)程服務(wù)器的通信以及對(duì)FPGA采集和處理的控制。本文主要說(shuō)明FPGA實(shí)現(xiàn)異物檢測(cè)與特征提取的方法。

2 異物檢測(cè)算法

鐵路異物檢測(cè)硬件平臺(tái)的異物檢測(cè)算法流程圖見(jiàn)圖2。

算法的前半部分，即FPGA異物檢測(cè)與特征提取由前景提取、背景更新、連通域標(biāo)記、特征提取和異物的初步判斷5部分組成，它是整個(gè)鐵路異物檢測(cè)算法的基礎(chǔ)和關(guān)鍵技術(shù)。其檢測(cè)結(jié)果和特征提取的準(zhǔn)確性直接影響整個(gè)監(jiān)測(cè)平臺(tái)的檢測(cè)結(jié)果。為滿足這個(gè)檢測(cè)平臺(tái)運(yùn)行速度的要求，F(xiàn)PGA異物檢測(cè)算法需要有較高的檢測(cè)速度，同時(shí)要保證較高的異物初步檢測(cè)的準(zhǔn)確性，并對(duì)外界環(huán)境(光照，動(dòng)態(tài)背景等)的變化有較好的適應(yīng)性，否則會(huì)加大ARM處理的負(fù)擔(dān)，從而降低整體檢測(cè)速度。另外為了提高ARM處理器對(duì)可以目標(biāo)識(shí)別的準(zhǔn)確性，F(xiàn)PGA需要同時(shí)、準(zhǔn)確地提取可疑目標(biāo)的多個(gè)特征，本文算法提取的特征包括：質(zhì)心坐標(biāo)、異物面積、灰度平均值和外接矩形。

前景提取過(guò)程利用背景差分法[11]通過(guò)設(shè)定灰度閾值，提取圖像中的前景，并將圖像進(jìn)行二值化處理。假設(shè)背景幀像素為fb(x,y)，當(dāng)前幀像素為fc(x,y)，二值化結(jié)果為fd(x,y)，如果差分結(jié)果大于閾值T，則認(rèn)定為前景點(diǎn)，否則為背景點(diǎn)，即

( 1 )

背景差分法的關(guān)鍵在于得到一個(gè)可靠的背景模型。根據(jù)背景差分結(jié)果將當(dāng)前幀像素以一定比例的權(quán)重增加到背景像素灰中，即背景像素灰度值由原灰度值與當(dāng)前幀像素的灰度值線性表示，完成背景的更新操作，從而解決光照、擾動(dòng)等場(chǎng)景變化對(duì)背景模型的影響。情景模型為

( 2 )

式中:α為背景更新系數(shù)，根據(jù)經(jīng)驗(yàn)和實(shí)際需要選取合適的值。

連通域標(biāo)記算法[13-14]對(duì)圖像進(jìn)行一次從左至右、從上至下的掃描，對(duì)圖像每一個(gè)像素進(jìn)行標(biāo)記，將同一目標(biāo)的像素點(diǎn)標(biāo)記成一個(gè)區(qū)域，標(biāo)記為同一個(gè)標(biāo)號(hào)的像素認(rèn)定為連通的。本文采用的4連通算子見(jiàn)圖3，當(dāng)前像素C四連通域內(nèi)上邊像素A和左邊像素B已經(jīng)完成標(biāo)記，當(dāng)對(duì)C進(jìn)行標(biāo)記時(shí)，讀取A和B的標(biāo)記結(jié)果，根據(jù)設(shè)定的標(biāo)記規(guī)則完成標(biāo)記。

由于異物具有明顯區(qū)別于其他誤警物體的幾何特征[15]，所以提取了異物的多個(gè)幾何特征，進(jìn)而完成異物的初步判斷。本文使用異物的面積大小S1、外接矩形面積大小S2、長(zhǎng)寬比P和面積比Q等幾何特征以及異物的平均灰度值G，設(shè)定經(jīng)驗(yàn)閾值，剔除不符合要求的連通區(qū)域，見(jiàn)式( 3 )。如果經(jīng)初步判斷不存在異物，那么繼續(xù)檢測(cè)下一幀圖像；否則，F(xiàn)PGA向ARM發(fā)出報(bào)警。

( 3 )

式中:xmin、xmax、ymin和ymax為外接矩形極值坐標(biāo)；sumg為灰度值和，特征參數(shù)的臨界值為經(jīng)驗(yàn)閾值。滿足條件的連通區(qū)域?qū)⒆鳛槟繕?biāo)異物并提取其特征參數(shù)，特征參數(shù)包括質(zhì)心坐標(biāo)、異物面積、灰度平均值和外接矩形。

其中算法的后半部分目標(biāo)識(shí)別分類、目標(biāo)跟蹤和異物報(bào)警3部分由ARM處理器實(shí)現(xiàn)。FPGA發(fā)出報(bào)警后，ARM負(fù)責(zé)圖像的高級(jí)處理。根據(jù)FPGA提取的特征參數(shù)，利用支持向量機(jī)SVM(Support Vector Machine)分類器完成目標(biāo)識(shí)別分類，區(qū)分列車和異物；如果識(shí)別結(jié)果為正常行駛的列車，那么給FPGA發(fā)出繼續(xù)檢測(cè)下一幀圖像的指令，否則利用卡爾曼濾波器進(jìn)行目標(biāo)跟蹤，判斷其是否侵限；如果異物進(jìn)入了劃定的警戒區(qū)域，那么判斷為侵限異物，ARM通過(guò)以太網(wǎng)接口向服務(wù)器終端發(fā)出報(bào)警信息，否則給FPGA發(fā)出繼續(xù)檢測(cè)下一幀圖像的指令。

3 算法的FPGA實(shí)現(xiàn)

FPGA異物檢測(cè)算法硬件結(jié)構(gòu)見(jiàn)圖4，由5個(gè)功能模塊組成：異物檢測(cè)算法主控制器、SRAM讀寫(xiě)控制模塊、目標(biāo)檢測(cè)模塊、連通域標(biāo)記模塊和異物特征提取控制模塊組成。

3.1 目標(biāo)檢測(cè)模塊

考慮到算法的硬件實(shí)現(xiàn)，本文背景差分法選用了固定閾值，根據(jù)目標(biāo)和背景灰度值的差異完成圖像二值化。該方法計(jì)算簡(jiǎn)單、運(yùn)算效率較高、速度快，非常適合FPGA的實(shí)現(xiàn)。

背景差分模塊設(shè)計(jì)1個(gè)8位減法器和和1個(gè)1位二進(jìn)制比較器組成的組合邏輯，能完成背景差分和圖像的二值化。為了提高檢測(cè)系統(tǒng)處理速度，外部存儲(chǔ)器采用了3塊SRAM的存儲(chǔ)結(jié)構(gòu)，完成數(shù)據(jù)處理的乒乓操作，其中SRAM0存儲(chǔ)背景幀，SRAM1和SRAM2存儲(chǔ)相鄰的兩幀圖像，見(jiàn)圖5。當(dāng)通過(guò)SRAM輸入切換單元將采集的圖像數(shù)據(jù)存入SRAM1時(shí)，通過(guò)SRAM輸出切換單元讀取SRAM2中的圖像數(shù)據(jù)，并送入背景差分模塊與SRAM0讀取的背景幀圖像進(jìn)行差分運(yùn)算。當(dāng)SRAM2的圖像處理完成，且SRAM1中圖像數(shù)據(jù)寫(xiě)入完畢之后，SRAM輸入切換單元再次切換，SRAM2存儲(chǔ)下一幀圖像，同時(shí)SRAM輸出切換單元再次切換，讀取SRAM1中的圖像進(jìn)行處理，如此周而復(fù)始，從而完成圖像采集與圖像處理并行完成的流水線結(jié)構(gòu)。

根據(jù)式( 2 )的背景更新公式，設(shè)計(jì)兩個(gè)8位乘法器和1個(gè)16位加法器組成的組合邏輯獲得背景的更新值。由于α為小數(shù)，而Verilog硬件描述語(yǔ)言不支持小數(shù)數(shù)據(jù)類型，所以需要用特定的方法實(shí)現(xiàn)RTL設(shè)計(jì)中的小數(shù)運(yùn)算。雖然小數(shù)的定點(diǎn)化表示會(huì)降低處理精度，但小數(shù)點(diǎn)位置固定，資源占用少且處理速度快。根據(jù)前期的算法仿真結(jié)果，小數(shù)的定點(diǎn)化處理精度可接受，算法性能滿足要求，故選用定點(diǎn)小數(shù)。

考慮到灰度值為8位二進(jìn)制數(shù)據(jù)，故小數(shù)的表示形式為〈8.8〉，即整數(shù)位數(shù)和小數(shù)位數(shù)都為8位，整數(shù)的表示形式為〈8.0〉，即整數(shù)位數(shù)為8位，小數(shù)位數(shù)為0位。由于并沒(méi)有存儲(chǔ)小數(shù)的位置信息，所以需要根據(jù)先前的約定對(duì)最后的結(jié)果進(jìn)行截取,見(jiàn)式( 4 )。最后的運(yùn)算結(jié)果為24位，低8位為小數(shù)部分，而利用Verilog的位操作運(yùn)算截取中間8位即為更新后的灰度值。

〈8.8〉×〈8.0〉+〈8.8〉×〈8.0〉=〈16.8〉

( 4 )

3.2 連通域標(biāo)記模塊

考慮到硬件實(shí)現(xiàn)對(duì)于資源和速度的要求，本文采用了基于單次掃描的連通域標(biāo)記算法，并在掃描過(guò)程中記錄下目標(biāo)的多個(gè)特征參數(shù)。見(jiàn)圖4。連通域標(biāo)記分為連通域標(biāo)記主控制器、圖像標(biāo)記模塊、參數(shù)存儲(chǔ)模塊、參數(shù)合并模塊和參數(shù)壓縮模塊5部分。

3.2.1 圖像標(biāo)記

圖像標(biāo)記為每個(gè)像素標(biāo)記標(biāo)號(hào)，標(biāo)號(hào)都是非負(fù)整數(shù)，背景像素標(biāo)號(hào)為0。相同標(biāo)號(hào)對(duì)應(yīng)的像素屬于同1個(gè)連通域，標(biāo)記完成后把圖像分割成不同區(qū)域。圖像標(biāo)記對(duì)1幀圖像從左至右、從上至下逐像素掃描。

A和B寄存器存儲(chǔ)當(dāng)前像素鄰域內(nèi)的標(biāo)號(hào)，行標(biāo)號(hào)存儲(chǔ)器用于存儲(chǔ)上1行像素的所有標(biāo)號(hào)，其地址為像素的列坐標(biāo)。圖像標(biāo)記控制單元根據(jù)A和B寄存器的標(biāo)號(hào)產(chǎn)生當(dāng)前像素的標(biāo)號(hào)和等價(jià)標(biāo)號(hào)。令當(dāng)前像素C的二值結(jié)果為BinC，標(biāo)號(hào)為L(zhǎng)C，等價(jià)標(biāo)號(hào)為Ec，上邊像素A標(biāo)號(hào)為L(zhǎng)A，左邊像素B標(biāo)號(hào)為L(zhǎng)B，當(dāng)前最大標(biāo)號(hào)為N，標(biāo)記規(guī)則如下

LC,Ec=

( 5 )

圖像標(biāo)記控制單元按上述規(guī)則完成標(biāo)記后，由行列坐標(biāo)發(fā)生器產(chǎn)生下一個(gè)像素的行列坐標(biāo)值圖像標(biāo)記。而連通域標(biāo)記控制器產(chǎn)生鎖存信號(hào)，參數(shù)存儲(chǔ)模塊寄存產(chǎn)生的標(biāo)號(hào)、等價(jià)標(biāo)號(hào)和行列坐標(biāo)，用于特征參數(shù)的存儲(chǔ)。

3.2.2 參數(shù)存儲(chǔ)

參數(shù)存儲(chǔ)控制單元根據(jù)寄存的標(biāo)號(hào)和等價(jià)標(biāo)號(hào)以及二值化結(jié)果，讀取存儲(chǔ)器中的參數(shù)信息，更新參數(shù)信息并寫(xiě)回參數(shù)臨時(shí)存儲(chǔ)器中。本算法采用二維數(shù)組M[i][j]記錄標(biāo)號(hào)、等價(jià)關(guān)系和特征參數(shù)，即以標(biāo)號(hào)作為列地址，每個(gè)列地址中又有9個(gè)行地址，每個(gè)行地址中存儲(chǔ)一個(gè)參數(shù)，第0行存儲(chǔ)等價(jià)關(guān)系，第1～8行分別存儲(chǔ)x坐標(biāo)和、y坐標(biāo)和、面積、灰度值和、x坐標(biāo)最小值、x坐標(biāo)最大值、y坐標(biāo)最小值和y坐標(biāo)最大值。等價(jià)關(guān)系存儲(chǔ)在雙端口RAM中，8個(gè)特征參數(shù)存儲(chǔ)在8個(gè)不同的單端口RAM中，RAM存儲(chǔ)器初始值均為0。

參數(shù)更新過(guò)程為：如果當(dāng)前像素二值結(jié)果為0，則不更新存儲(chǔ)器；否則，以標(biāo)號(hào)為地址讀取單端口RAM中的特征參數(shù)，累加行列坐標(biāo)更新x坐標(biāo)和sumx、y坐標(biāo)和sumx，累加像素個(gè)數(shù)sum、灰度值和sumg，比較x、y極值坐標(biāo)和行列坐標(biāo)更新x、y極值坐標(biāo)xmin_0、xmax_0、ymin_0和ymax_0，更新式為

( 6 )

式中：L為標(biāo)號(hào);col為像素列坐標(biāo);line為像素行坐標(biāo);gray為像素灰度值;xmin_i、xmax_i、ymin_i和ymax_i為原x、y極值坐標(biāo)。

同時(shí)，以標(biāo)號(hào)和等價(jià)標(biāo)號(hào)為地址讀取雙端口RAM中的等價(jià)關(guān)系，根據(jù)更新規(guī)則將參數(shù)更新到正確的地址中。更新規(guī)則如下：

(1) 如果等價(jià)標(biāo)號(hào)為0，則確定以標(biāo)號(hào)為地址讀取的等價(jià)關(guān)系。如果等價(jià)關(guān)系為0，表示是新的區(qū)域，那么更新到以該標(biāo)號(hào)為地址的雙端口RAM中，此時(shí)x、y極值坐標(biāo)更新為當(dāng)前行、列坐標(biāo)；否則更新到以該等價(jià)關(guān)系為地址的雙端口RAM中。

(2) 如果等價(jià)標(biāo)號(hào)不為0，則取以標(biāo)號(hào)和等價(jià)標(biāo)號(hào)為地址讀出的兩個(gè)等價(jià)關(guān)系中較小的值為地址更新參數(shù)。

更新過(guò)程需要兩個(gè)時(shí)鐘周期完成，第1個(gè)時(shí)鐘周期讀取參數(shù)信息，利用上述更新公式完成更新，第2個(gè)時(shí)鐘周期將更新后的參數(shù)信息寫(xiě)到對(duì)應(yīng)的RAM中。更新完成后，主控制器通過(guò)SRAM讀寫(xiě)控制模塊讀取下一個(gè)像素進(jìn)行處理。如果此時(shí)已經(jīng)處理完整幅圖像，那么主控制器產(chǎn)生開(kāi)始信號(hào)使能參數(shù)合并模塊，對(duì)參數(shù)臨時(shí)存儲(chǔ)器中的參數(shù)信息進(jìn)行整理。

3.2.3 參數(shù)合并

參數(shù)存儲(chǔ)完后，以不同的標(biāo)號(hào)為地址中仍存儲(chǔ)著同1區(qū)域的參數(shù)信息，因此需要根據(jù)雙端口RAM中的等價(jià)關(guān)系對(duì)同1區(qū)域的不同部分進(jìn)行合并，同時(shí)需要整理特征參數(shù)，完成合并操作，參數(shù)合并見(jiàn)圖6。參數(shù)合并模塊從地址1到最大標(biāo)號(hào)N開(kāi)始遍歷二維數(shù)組M[i][j]，重復(fù)執(zhí)行L=M[0][L]，直到M[0][L]=L，此時(shí)將執(zhí)行操作前的特征參數(shù)與此時(shí)地址對(duì)應(yīng)的單端口RAM中的特征參數(shù)進(jìn)行合并，即更新屬于同一連通區(qū)域的最小標(biāo)號(hào)為地址的列，合并公式與更新公式類似，不再贅述。

3.2.4 參數(shù)壓縮

雖然同一區(qū)域的特征參數(shù)已經(jīng)存儲(chǔ)在最小標(biāo)號(hào)為地址的RAM中，但是RAM大量的地址中存儲(chǔ)著合并前的參數(shù)信息。為了節(jié)約存儲(chǔ)空間，需要對(duì)參數(shù)壓縮存儲(chǔ)，參數(shù)壓縮見(jiàn)圖6，參數(shù)壓縮控制單元從地址1到最大標(biāo)號(hào)N以自然數(shù)遞增方式開(kāi)始讀取RAM中的等價(jià)關(guān)系，如果讀出的數(shù)據(jù)(等價(jià)關(guān)系)與地址不一致，則處理下一個(gè)地址；否則，標(biāo)記最終標(biāo)號(hào)并利用除法運(yùn)算計(jì)算質(zhì)心坐標(biāo)和灰度平均值，以該標(biāo)號(hào)為地址將參數(shù)信息寫(xiě)入?yún)?shù)壓縮存儲(chǔ)器中。

令P[m][n]為最終的二維數(shù)組，如果符合上述情況，則P[0][n]執(zhí)行操作

M[0][j]=j;P[0][Label]=j

( 7 )

式中：j為地址;Label代表最終的標(biāo)號(hào)。

當(dāng)處理一幀圖像后，主控制器產(chǎn)生開(kāi)始信號(hào)啟動(dòng)參數(shù)合并模塊，即啟動(dòng)S0-S1-S2過(guò)程。當(dāng)參數(shù)合并完成后，主控制器產(chǎn)生開(kāi)始信號(hào)啟動(dòng)參數(shù)壓縮模塊，即S0-S1-S3過(guò)程。當(dāng)參數(shù)壓縮完成后，狀態(tài)機(jī)回到初始狀態(tài)S0。

3.3 異物特征提取控制模塊

參數(shù)整理完成后，主控制器使能異物特征提取控制模塊，進(jìn)行異物的初步判斷。該模塊從地址1到最終最大標(biāo)號(hào)以自然數(shù)遞增方式讀取參數(shù)壓縮存儲(chǔ)器，將參數(shù)送入由比較器組成的組合邏輯電路，剔除不符合的連通區(qū)域。異物特征提取過(guò)程與參數(shù)壓縮同步進(jìn)行。

在實(shí)際應(yīng)用中，可以選擇前文所述5個(gè)判斷標(biāo)準(zhǔn)中的若干個(gè)組合作為篩選條件對(duì)異物進(jìn)行初步判斷。如果不存在異物，那么FPGA不發(fā)出報(bào)警信息，切換下一幀圖像繼續(xù)檢測(cè)；如果存在異物，那么向ARM發(fā)出報(bào)警信息(中斷信號(hào))，并等待ARM指令完成下一步操作。根據(jù)ARM指令的不同，F(xiàn)PGA將執(zhí)行以下不同的操作：即只發(fā)送異物特征參數(shù)、只發(fā)送圖像數(shù)據(jù)、發(fā)送異物特征參數(shù)和圖像數(shù)據(jù)。FPGA與ARM完成數(shù)據(jù)傳輸后，等待ARM信號(hào)重新開(kāi)始異物檢測(cè)。

4 實(shí)驗(yàn)結(jié)果及分析

整個(gè)工程采用模塊化設(shè)計(jì)，利用Verilog硬件描述語(yǔ)言編寫(xiě)，在Quartus II 11.1綜合開(kāi)發(fā)軟件中完成編譯，并在Modelsim中完成功能仿真，最后在鐵路異物檢測(cè)硬件平臺(tái)上配置實(shí)現(xiàn)。FPGA芯片選用Altera公司的低成本FPGA系列Cyclone III，型號(hào)為EP3C40Q204C8，工作頻率為50 MHz，處理的圖像大小為720×576 byte，工程資源占用率見(jiàn)表1。

表1 資源占用率

可見(jiàn)，本文提出的硬件實(shí)現(xiàn)方法消耗的資源較少，可以采用低成本的FPGA芯片實(shí)現(xiàn)。降低了硬件處理平臺(tái)的成本，為大批量安裝提供了必要基礎(chǔ)。

為驗(yàn)證異物檢測(cè)算法的效果，在實(shí)驗(yàn)室室外進(jìn)行了驗(yàn)證試驗(yàn)。圖7為室外異物檢測(cè)結(jié)果，從上到下、從左到右依次為背景幀、當(dāng)前幀、標(biāo)記外接矩形框的二值圖像和異物的局部放大圖。由圖7可知，本文采用的異物檢測(cè)算法有效的檢測(cè)出了異物，并剔除了誤警，實(shí)現(xiàn)了異物的初步判斷。

另外，利用PC機(jī)上與硬件平臺(tái)上完成通信，實(shí)時(shí)顯示標(biāo)記有外接矩形框的二值圖像，并在工作空間里存儲(chǔ)FPGA處理得到的異物特征參數(shù)信息和圖像數(shù)據(jù)。利用Matlab編寫(xiě)驗(yàn)證程序，對(duì)獲取的二值圖像進(jìn)行軟件處理，并與硬件實(shí)現(xiàn)結(jié)果進(jìn)行對(duì)比，以驗(yàn)證異物特征參數(shù)提取的正確性。

圖7中，標(biāo)記矩形框的目標(biāo)視為異物，圖中存在2個(gè)異物，假定二值圖像中間的異物為異物1，右上角的異物為異物2。FPGA和Matlab處理結(jié)果對(duì)比見(jiàn)表2和表3，為了簡(jiǎn)化對(duì)比結(jié)果，選取外接矩形一組對(duì)角線端點(diǎn)坐標(biāo)進(jìn)行對(duì)比。

表2 異物1的 FPGA和Matlab處理結(jié)果對(duì)比

表3 異物2的 FPGA和Matlab處理結(jié)果對(duì)比

根據(jù)表2和表3的對(duì)比結(jié)果，對(duì)于異物的4項(xiàng)特征參數(shù)，本文采用的算法檢測(cè)結(jié)果與Matlab處理結(jié)果基本一致，只有質(zhì)心坐標(biāo)和面積的計(jì)算存在極小的誤差，質(zhì)心坐標(biāo)的相對(duì)誤差均小于0.4%，面積的相對(duì)誤差均小于2%，對(duì)后續(xù)ARM處理器的識(shí)別結(jié)果幾乎不產(chǎn)生影響，滿足實(shí)際應(yīng)用要求。

在工作頻率為50 MHz的條件下，F(xiàn)PGA的處理時(shí)間為45.8 ms，整個(gè)鐵路異物檢測(cè)平臺(tái)的檢測(cè)幀率達(dá)到15幀/s，滿足鐵路異物檢測(cè)的要求。

為了進(jìn)一步驗(yàn)證異物檢測(cè)算法的效果和可行性，在北京北站鐵路沿線進(jìn)行了現(xiàn)場(chǎng)試驗(yàn)。現(xiàn)場(chǎng)試驗(yàn)環(huán)境較實(shí)驗(yàn)室環(huán)境更為復(fù)雜，光照變化較大，且由于大風(fēng)等天氣因素影響，容易出現(xiàn)誤檢的情況。圖8為現(xiàn)場(chǎng)試驗(yàn)選取的背景。

由于正常行駛的列車和行人等其他異物都有可能被初步判斷為異物，進(jìn)而需要ARM完成異物的識(shí)別，現(xiàn)場(chǎng)試驗(yàn)時(shí)分別選取了異物為列車和行人的檢測(cè)結(jié)果，見(jiàn)圖9。圖9(b)為列車的檢測(cè)結(jié)果，圖9(d)為行人的檢測(cè)結(jié)果。

由現(xiàn)場(chǎng)試驗(yàn)結(jié)果看出，本文算法有效檢測(cè)出進(jìn)入鐵路現(xiàn)場(chǎng)的異物，異物的初步判斷準(zhǔn)確。雖然試驗(yàn)現(xiàn)場(chǎng)光照條件多變，但從檢測(cè)結(jié)果可知，算法有效消除了光線變化對(duì)試驗(yàn)的影響。此外，算法剔除了圖9(a)中存在的誤警，說(shuō)明基于異物幾何特征的篩選機(jī)制準(zhǔn)確可靠。異物的多參數(shù)提取可用于異物的識(shí)別、分類和跟蹤，從而區(qū)分正常行駛的列車和侵限異物，完成異物檢測(cè)的報(bào)警。現(xiàn)場(chǎng)試驗(yàn)提取的異物特征參數(shù)見(jiàn)表4。

表4 現(xiàn)場(chǎng)試驗(yàn)提取的異物特征參數(shù)

5 結(jié)束語(yǔ)

本文提出了一種基于FPGA的鐵路異物檢測(cè)算法。該算法利用背景差分法提取異物目標(biāo)，通過(guò)改進(jìn)的單次掃描連通域標(biāo)記完成連通域的提取，并記錄異物的多個(gè)特征參數(shù)，最后根據(jù)基于異物幾何特征的篩選機(jī)制完成異物的初步判斷。

利用上述算法的鐵路異物檢測(cè)硬件平臺(tái)首先在實(shí)驗(yàn)室室外進(jìn)行了驗(yàn)證試驗(yàn)，驗(yàn)證了異物特征參數(shù)提取的正確性和異物檢測(cè)的實(shí)時(shí)性。最后在鐵路沿線進(jìn)行了現(xiàn)場(chǎng)試驗(yàn)，能夠有效檢測(cè)異物，參數(shù)提取正確，但速度比軟件算法快大約1倍，可以滿足實(shí)時(shí)檢測(cè)的要求。而使用的FPGA資源適中，能在中低密度的FPGA上實(shí)現(xiàn)。此外，多參數(shù)的提取可用于異物的分類和跟蹤。

本文對(duì)算法進(jìn)行了如下簡(jiǎn)化和修改：背景差分的閾值是根據(jù)經(jīng)驗(yàn)設(shè)定的固定值；背景更新中的更新系數(shù)進(jìn)行了小數(shù)的定點(diǎn)化操作；沒(méi)有設(shè)計(jì)形態(tài)學(xué)處理的模塊，對(duì)差分得到的二值圖像缺少腐蝕和膨脹操作，影響連通域的標(biāo)記結(jié)果；將傳統(tǒng)的連通域標(biāo)記算法的2次掃描改為1次掃描，并在掃描的同時(shí)記錄多個(gè)特征參數(shù)?；谝陨显颍舅惴ǖ倪\(yùn)算準(zhǔn)確度和精度都要低于軟件，因此FPGA的實(shí)現(xiàn)性能有所下降。

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