王巍

摘 要：文章介紹了一款基于CPCI-E總線、智能1553B接口的計算機(jī)擴(kuò)展模塊，分析了CPCI-E總線以及1553B接口的關(guān)鍵技術(shù)，研究基于PCI-E橋及1553B接口控制器的硬件實現(xiàn)方法，設(shè)計出基于新一代CPCI-E高速總線的1553B功能模塊，能夠有效提高工控計算機(jī)的擴(kuò)展性能。

關(guān)鍵詞：CPCI-E；1553B；PCB設(shè)計；信號完整性

一、引言

隨著工控計算機(jī)總線技術(shù)的發(fā)展，CPCI-E總線以其高速串行互連、高傳輸效率以及高性能等特點廣泛應(yīng)用于軍用計算機(jī)領(lǐng)域，逐漸成為工控計算機(jī)的新一代系統(tǒng)總線。

CPCI-E總線的全稱是Compact PCI-Express，其本質(zhì)理念在于用歐卡規(guī)格實現(xiàn)與PCI-Express總線的兼容，CPCI-E的電氣特性規(guī)范實質(zhì)上也就是PCI-E的電氣規(guī)范。目前PCI-E總線的最新規(guī)范是3.0版本，理論數(shù)據(jù)傳輸速率達(dá)到8GHz/s，同時兼容PCI-E 1.0/2.0版本的電氣特性，能夠支持原先規(guī)范中的2.5GHz/s、5GHz/s通信機(jī)制。由于新規(guī)范的電氣特性做出很大改進(jìn)，PCI-E 3.0架構(gòu)每個信道（1對差分信號）單向帶寬可達(dá)1GB/s，當(dāng)十六個信道（16差分信號）全部使用時雙向帶寬可達(dá)32GB/s。PCI-E 3.0同時對此前版本的8b/10b解碼機(jī)制進(jìn)行了優(yōu)化，通過新的128b/130b解碼機(jī)制可以達(dá)到接近100%的數(shù)據(jù)傳輸效率，效率提升約20%，有效提高了PCI-E傳輸帶寬。

二、原理設(shè)計

PCI-E橋接芯片及1553B總線接口控制器是該模塊的核心器件，PCI-E總線與1553B總線由FPGA進(jìn)行控制轉(zhuǎn)換。PCI-E橋接芯片的主要功能是將PCI-E總線數(shù)據(jù)轉(zhuǎn)換為CPCI-E總線數(shù)據(jù)，通過CPCI-E連接器與計算機(jī)背板進(jìn)行連接。1553B接口控制器實現(xiàn)A、B兩個通道的數(shù)據(jù)交互，實現(xiàn)1553B通道的雙冗余功能。

（一）1553B總線接口設(shè)計

1553B總線接口的實現(xiàn)原理是通過一根冗余總線將一個有源總線控制器（BC）和31個有源遠(yuǎn)程終端（RT）連接起來，每個有源遠(yuǎn)程終端最多可配置30個子地址。每個節(jié)點均可配置為總線控制器，也可配置為遠(yuǎn)程終端或系統(tǒng)監(jiān)控器（MT），在1553B總線網(wǎng)絡(luò)運(yùn)行過程中，只能有一個總線控制器?？偩€控制器啟動、管理整個總線網(wǎng)絡(luò)的信息傳輸。只有當(dāng)總線控制器命令遠(yuǎn)程終端接收、發(fā)送數(shù)據(jù)時，遠(yuǎn)程終端才接收、發(fā)送數(shù)據(jù)；系統(tǒng)監(jiān)控器用來記錄總線上的傳輸日志，實現(xiàn)對整個1553B總線網(wǎng)絡(luò)的監(jiān)控分析。

1553B接口總線的字長均為20bit。每個字包含3位同步位，16位數(shù)據(jù)/命令/狀態(tài)位和1位校驗位。同步和奇偶校驗位用于保證1553B的信息格式及數(shù)據(jù)正確性。

為了讓模塊在實際使用中更為靈活，滿足不同的武器裝備應(yīng)用需求，在模塊設(shè)計過程中實現(xiàn)跳線功能，對實際需要的耦合方式進(jìn)行靈活配置，可針對A通道和B通道分別進(jìn)行總線耦合方式的設(shè)置，缺省模式下A、B兩個通道均配置為變壓器耦合方式。

（二）PCI-E總線設(shè)計

除配置空間外，PCI-E橋接芯片共使用了3段用戶使用的PCI-E尋址空間，均用于訪問橋接芯片的的Local總線設(shè)備，包括雙通道1553B和FPGA內(nèi)部寄存器。所有內(nèi)部寄存器空間均配置了具有標(biāo)準(zhǔn)格式的PCI-E總線寄存器空間基地址，基地址可通過軟件配置PCI-E總線周期來設(shè)定。其中，BAR5基地址對應(yīng)偏移地址為0時用于控制中斷寄存器。BAR5基地址對應(yīng)偏移地址為1時，寫數(shù)據(jù)0表示A通道指示燈點亮；寫數(shù)據(jù)1表示A通道指示燈熄滅；寫數(shù)據(jù)2表示B通道指示燈點亮；寫數(shù)據(jù)3表示B通道指示燈熄滅。BAR5基地址對應(yīng)偏移地址為2時，寫數(shù)據(jù)0表示1553B的A通道開啟；寫數(shù)據(jù)1表示1553B的A通道關(guān)閉；寫數(shù)據(jù)2表示1553B的B通道開啟；寫數(shù)據(jù)3表示1553B的B通道關(guān)閉。偏移地址為3時表示寫RT地址。

三、PCB設(shè)計

由于PCI-E 3.0總線用于傳輸高速信號，因此信號完整性需要通過合理的PCB設(shè)計來保證。影響高速信號完整性的主要因素包括元器件及PCB參數(shù)、PCB布局布線方式、電源和地的完整性等，在該總線接口模塊的PCB設(shè)計中主要通過元器件布局和疊層設(shè)計來實現(xiàn)信號完整性。

（一）元器件布局

總線接口模塊的關(guān)鍵元器件包括1553B接口控制器、可編程邏輯器件、PCI-E橋接芯片，總線信號通過CPCI-E連接器引出。元器件布局的原則是優(yōu)先設(shè)計關(guān)鍵信號，首先考慮高速信號通道的PCB走線設(shè)計，統(tǒng)籌考慮主要芯片之間的信號流向關(guān)系，均勻分布。

（二）疊層設(shè)計

合理的疊層設(shè)計可以有效避免電磁干擾，提高PCB設(shè)計質(zhì)量。疊層設(shè)計中的關(guān)鍵因素包括層數(shù)、阻抗控制、線寬線距、表面處理工藝等。對于高速信號設(shè)計，必須設(shè)計完整的電源層作為參考平面，高速信號的特征阻抗需要進(jìn)行嚴(yán)格控制，誤差控制在5%以內(nèi)，并分配單獨的平面層進(jìn)行高速信號設(shè)計。印制板設(shè)計為8層疊層結(jié)構(gòu)，為避免相鄰信號層產(chǎn)生層間信號串?dāng)_，每個信號層都均設(shè)置獨立的參考平面層，提供單獨的信號回路來保證信號質(zhì)量。

四、結(jié)束語

基于CPCI-E總線的1553B接口模塊設(shè)計采用高集成度的PCI-E橋接芯片、可編程邏輯器件、1553B接口控制器進(jìn)行設(shè)計，簡化了系統(tǒng)設(shè)計復(fù)雜度，并通過原理驗證、信號完整性分析提高了設(shè)計穩(wěn)定性。雙通道1553B可通過寄存器來進(jìn)行靈活配置。該模塊可廣泛應(yīng)用于采用CPCI-E總線的對可靠性要求較高的工控計算機(jī)技術(shù)領(lǐng)域中。

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