南　楠，趙立新

(三門峽職業(yè)技術(shù)學(xué)院 信息傳媒學(xué)院，河南 三門峽 472000)

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基于FPGA的DDS信號源研究與設(shè)計

南楠，趙立新

(三門峽職業(yè)技術(shù)學(xué)院 信息傳媒學(xué)院，河南 三門峽 472000)

摘要：可編程邏輯器件FPGA具有便于編程、開發(fā)周期短、集成度高、功能強(qiáng)大、開發(fā)工具智能化、保密性好等特點，被廣泛應(yīng)用于通信及數(shù)字設(shè)計等領(lǐng)域。將DDS技術(shù)和FPGA器件相結(jié)合，采用加擾方法，利用HDL語言和原理圖設(shè)計了一種基于FPGA的DDS信號源，它不僅能產(chǎn)生正(余)弦波、三角波、鋸齒波、方波等常見波形信號，而且還能產(chǎn)生調(diào)頻信號、調(diào)幅信號等調(diào)制信號以及擴(kuò)頻信號。實驗結(jié)果表明，該設(shè)計電路穩(wěn)定性好，能夠使DDS電路在精確度與靈活性方面得到很大提高。

關(guān)鍵詞：DDS數(shù)字信號發(fā)生器；FPGA；信號波形；Verilog HDL語言

近些年，高密度、高集成度的可編程邏輯器件FPGA發(fā)展迅速，是硬件設(shè)計中的研究熱點，與CPU、DSP一起被譽為未來數(shù)字電路系統(tǒng)的三塊基石。FPGA具有便于編程、開發(fā)周期短、集成度高、功能強(qiáng)大、開發(fā)工具智能化、保密性好等特點，隨著電子工藝水平的不斷提高，F(xiàn)PGA的制造成本也越來越低。目前，F(xiàn)PGA已是硬件設(shè)計的首選方式之一，被廣泛應(yīng)用于通信及數(shù)字設(shè)計等領(lǐng)域。

隨著先進(jìn)CMOS工藝生產(chǎn)技術(shù)的發(fā)展，很多芯片制造廠商致力于研究多功能和高性能的DDS芯片。目前，DDS芯片推陳出新，AD公司研制的AD985X系列芯片更是得到廣泛應(yīng)用，為電路設(shè)計者提供了更多的方便和選擇。對于DDS輸出的頻譜，國內(nèi)外學(xué)者也做了大量的分析，歸納出誤差的頻域分布規(guī)律，創(chuàng)建出相應(yīng)的誤差模型。同時，基于DDS的頻譜特性，降低雜散功率的一些方法也被提出：提高無雜散動態(tài)范圍可采用隨機(jī)抖動法；降低帶內(nèi)誤差功率可采用采樣的方式。但這些方式仍難同時避免DDS輸出雜散信號量多和帶寬受限的缺點，且難以復(fù)用。 FPGA實現(xiàn)DDS技術(shù)更加靈活，更易于集成，具有多種調(diào)制方式，能夠集合多種DDS芯片的功能，能夠采用多種組合方式[1]。在置頻速率、控制方式等方面，專用DDS芯片與所設(shè)計系統(tǒng)的指標(biāo)要求可能相差較大，F(xiàn)PGA實現(xiàn)DDS技術(shù)就可以很好地解決這個問題，即利用高性能的FPGA器件來滿足DDS電路的設(shè)計要求。

1DDS信號源的FPGA設(shè)計

DDS信號源將設(shè)計產(chǎn)生3種類型信號波形：單頻信號的波形、調(diào)制信號的波形和擴(kuò)頻信號的波形。單頻信號包括三角波、正(余)弦波、方波和鋸齒波；調(diào)制信號主要包括調(diào)幅信號、調(diào)頻信號、二進(jìn)制振幅鍵控信號、二進(jìn)制移頻鍵控信號、二進(jìn)制移相鍵控信號等；擴(kuò)頻信號只產(chǎn)生直接序列擴(kuò)展頻譜系統(tǒng)信號[2]。模塊化流程設(shè)計如圖1所示。

圖1　DDS信號源的FPGA的模塊化流程設(shè)計

單頻信號是依靠相位累加器持續(xù)累加控制字從而得到地址來實現(xiàn)的，生成的地址用來尋址波形的ROM，尋址到的ROM中存儲的是單頻類型信號的一個或者部分周期的幅度值，再將ROM輸出，即得到單頻類型信號波形的幅度離散值。

調(diào)制類型信號或者擴(kuò)頻類型信號需要調(diào)用單頻類型信號的正弦模塊或余弦模塊，其模塊化流程設(shè)計如圖2所示。

圖2　調(diào)制類型和擴(kuò)頻類型的波形的合成的模塊化流程設(shè)計

線程1由頻率類型控制的字來完成相關(guān)載波類型信號的生成，而線程2主要進(jìn)行波形變換。輸入的序列經(jīng)過模數(shù)或數(shù)模轉(zhuǎn)換后，傳遞給線程2，最后2個線程共同合成所需的輸出信號。

在合成波形的過程中，可以使用預(yù)先存儲在ROM中的調(diào)制信號波形進(jìn)行輸入。另外，在設(shè)計中采用了相位加擾技術(shù)，主要是為了抑制相位截斷誤差引起的雜散信號。

2FPGA開發(fā)環(huán)境

1984年，美國Xilinx公司推出首個用戶現(xiàn)場可編程門陣列FPGA器件。FPGA芯片具有一些其他PLD芯片無法比擬的優(yōu)點，例如集成度高、功耗低、易于快速編程、使用靈活和引腳配置方便等，因此得到了設(shè)計師們的青睞，為數(shù)字電路系統(tǒng)的設(shè)計方式帶來了變革[3]。

Verilog HDL語言是應(yīng)用較為廣泛的HDL語言之一，其基本描述單元是模塊，若干個模塊組成了整個Verilog HDL設(shè)計系統(tǒng)。從實際意義角度上講，模塊是實現(xiàn)硬件電路的邏輯實體，用來描述所設(shè)計的單個結(jié)構(gòu)或特定功能，并與其他模塊建立外部端口進(jìn)行通信。

在使用Verilog HDL語言進(jìn)行系統(tǒng)設(shè)計時，軟件編程應(yīng)與相應(yīng)的硬件電路密切結(jié)合起來，主要分為以下3個步驟：①將系統(tǒng)劃分成各個模塊；②設(shè)計各模塊接口；③連接各模塊完成整體設(shè)計，圖3為典型的Verilog HDL的設(shè)計流程。Verilog HDL語言雖然具有使用靈活、可移植性好的優(yōu)點，但其效率比原理圖低。而原理圖輸入法具有效率高、直觀、可控性好等優(yōu)點，但卻不適用于大規(guī)模邏輯電路的設(shè)計。因此，在實際的系統(tǒng)設(shè)計中，大多采用Verilog HDL語言和原理圖設(shè)計輸入法相結(jié)合，取長補(bǔ)短，用較短的時間就可以設(shè)計出較高質(zhì)量的數(shù)字電路系統(tǒng)。

圖3　Verilog HDL的設(shè)計流程

3DDS周期波形FPGA的設(shè)計

DDS周期波形FPGA的設(shè)計以正余弦類波形為例，信號源所輸出的正(余)弦類型波的模塊含兩部分：正(余)弦查找表和象限確定模塊。

1)象限確定模塊

象限確定模塊可以將相位累加器的輸出結(jié)果轉(zhuǎn)成正弦或余弦查找表的數(shù)值，從而確定相位輸出結(jié)果在哪個象限。由正弦波或者余弦波特性可知，一個波形完整的周期可由(0～π/2)內(nèi)的波形經(jīng)過部分變形轉(zhuǎn)換計算得出，這就需要用到正(余)弦對照表，如表1和表2所示。

表1　正弦對照表

表2　余弦對照表

象限類型計算模塊的控制端用來接(U31、U30)，這是相位計算累加模塊進(jìn)行輸送出來最高類型的兩位。模塊的輸出包含2部分：①符號位輸出；②將U29-U22進(jìn)行變換后的輸出。采用這種方式以后，正(余)弦類型計算查找表的占用量減少為1/4，提高了存儲效率，降低了查找表的存儲空間。

由象限類型計算模塊的Verilog HDL語言程序生成象限類型計算模塊，其生成的符號如圖4所示，象限類型計算模塊的波形如圖5所示。

圖4　象限類型計算模塊符號

圖5　象限類型計算模塊波形仿真

2)正(余)弦查找表

正(余)弦查找表的原理是將象限確定模塊傳遞過來的八位尋址位轉(zhuǎn)化為代表正(余)弦波形幅度數(shù)值大小的一組數(shù)列，它可以用ROM來實現(xiàn)。

象限類型計算模塊輸出的八位尋址位就是ROM的地址，而每個相位經(jīng)過計算后得到的相應(yīng)幅度值則存儲在了ROM內(nèi)部。也就是說，把計算得到的幅度值存成“.mif”類型的文件，再調(diào)用ROM塊，然后進(jìn)行設(shè)置，就能設(shè)計出2塊大小為256×13(波形256點，13位幅值)的ROM，它們存儲了1/4周期的正(余)弦波形。將u_sin[7:0]作為正(余)弦類型查找計算表的輸入，然后對相位類型的控制字不斷進(jìn)行累加，就可以使正(余)弦波模塊輸出相應(yīng)的16進(jìn)制序列，然后再繼續(xù)進(jìn)行數(shù)模類型轉(zhuǎn)換和低通濾波變換就能得到所需的正(余)弦波形[4]。

3)正(余)弦波模塊設(shè)計

正(余)弦波模塊的電路如圖6所示。加擾類型計算模塊為m_sequence_generator，相位累加計算模塊為phase_add，象限類型計算模塊為quadrant，正弦類型查找計算表為lpm_rom_cos，余弦類型查找計算表為lpm_rom_sin，clk為時鐘周期。在c[31:0]端輸入控制字，它在時鐘周期的作用下不斷地進(jìn)行持續(xù)累加，然后將形成的高位十位傳遞到象限類型計算模塊，經(jīng)過象限類型計算后再送給正(余)弦類型查找計算表，最后由相應(yīng)的正(余)弦類型查找計算表輸送出來對應(yīng)的數(shù)值[5]。如圖6中所示，正弦波的波形的符號類型位為T_sin，余弦波的波形的符號類型位為T_cos，正弦波的波形幅度為q_sin[12:0]，余弦波的波形的幅度為q_cos[12:0]。

圖6　正弦波模塊或者余弦波模塊的實現(xiàn)電路

正(余)弦波模塊的仿真時序如圖7所示(頻率類型控制字c為4FFFFFFF)。

圖7　正弦波模塊或者余弦波模塊的波形時序仿真

4DDS調(diào)制波的FPGA設(shè)計

依據(jù)擴(kuò)頻波和調(diào)制波合成設(shè)計的原理，模擬調(diào)制系統(tǒng)需要用2個線程來設(shè)計：線程1可以直接調(diào)用正(余)弦模塊來實現(xiàn)；線程2要進(jìn)行波形變換，基于各種調(diào)制波的特點，先將輸入的基帶波變成(0、1)序列，然后分別在FPGA中進(jìn)行設(shè)計。

利用混頻計算器將線程1的波形和線程2的波形進(jìn)行合成，其實現(xiàn)電路如圖8所示。其中，一個基帶信號的輸入為線程2，這個信號經(jīng)過串并轉(zhuǎn)換或者經(jīng)A/D采樣后得到輸出值，另外一個進(jìn)行輸入的信號為本地載波。

圖8　混頻計算器的實現(xiàn)電路

乘法類型計算器采用的是宏單元lpm_mult，進(jìn)行I/O位數(shù)配置后，2個13位無符號數(shù)就可以簡單地完成乘法運算。在此基礎(chǔ)上，再加上異或門，就可以作為14位的運算器，那么14位符號位的乘數(shù)運算結(jié)果將被輸出，即為乘積結(jié)果的符號位。

4.1調(diào)幅信號調(diào)制波形模塊設(shè)計

調(diào)幅信號的調(diào)制表達(dá)式為

SAM=[m0+m′(t)]cos(ωct)

其中，m0>|m′(t)|。cos(ωct)可以基于線程1來實現(xiàn)，通過借來余弦類型計算模塊可直接實現(xiàn)；[mo+m′(t)]可以基于線程2來實現(xiàn)，首先進(jìn)行模數(shù)變換，然后將線程1與生成結(jié)果混頻。調(diào)幅信號調(diào)制的實現(xiàn)電路如圖9所示。

圖9　調(diào)幅信號調(diào)制的實現(xiàn)電路

在圖9中，Xn_n[12..0]為(0、1)序列是[mo+m′(t)]經(jīng)過波形變換得到的；sin_cos_total模塊調(diào)用的是正(余)弦類型計算模塊；hun_pin_qi模塊主要是用來完成調(diào)制類型波與載波類型的波形簡單合成，它調(diào)用的是混頻計算器類型模塊。調(diào)幅信號的調(diào)制類型信號波形仿真如圖10所示(頻率控制字c為4FFFFFFF)。

圖10　調(diào)幅信號的調(diào)制波形仿真

4.2調(diào)頻信號調(diào)制波形模塊設(shè)計

調(diào)頻信號的調(diào)制表達(dá)式為

其中，K為頻率類型控制的字，KFM為調(diào)制類型指數(shù)，K0=2NKFMTs/2π。調(diào)頻信號的調(diào)制類型信號FPGA生成途徑如圖11所示。序列Xn為二進(jìn)制序列，它是波形經(jīng)過數(shù)字轉(zhuǎn)換得到的，它與K0的乘積送入加法器輸入端1。輸入端2為頻率控制字K，相位寄存器的輸出連接輸入端3?？梢姡{(diào)頻信號調(diào)制類型波模塊與正弦類型波計算模塊的原理差不多。

圖11　調(diào)頻信號的調(diào)制類型信號FPGA生成途徑

5直接序列擴(kuò)展頻譜系統(tǒng)的FPGA設(shè)計

直接序列擴(kuò)展頻譜系統(tǒng)獲得的直序擴(kuò)頻信號主要是由復(fù)合碼通過控制載波相位來完成的，這種復(fù)合碼是由高速率的偽隨機(jī)碼序列與待傳信號模二相加形成。一般直接序列均采用二進(jìn)制移相鍵控信號或正交差分移相鍵控信號。

直接序列擴(kuò)展頻譜系統(tǒng)模塊電路如圖12所示。xiao_m_xu_lie可以產(chǎn)生周期為(2n-1)的m序列，這就是偽碼產(chǎn)生模塊；2PSK模塊是二進(jìn)制移相鍵控信號模塊，它調(diào)用的是已有的二進(jìn)制移相鍵控信號模塊，它的輸出就是直接序列擴(kuò)展頻譜系統(tǒng)的輸出信號，直接序列擴(kuò)展頻譜系統(tǒng)波形仿真如圖13所示。

圖12　直接序列擴(kuò)展頻譜系統(tǒng)模塊電路

圖13　直接序列擴(kuò)展頻譜系統(tǒng)仿真

6結(jié)論

DDS是目前應(yīng)用較為普遍的一種頻率合成技術(shù)，其體積小、功耗低，在電視網(wǎng)絡(luò)、通信、遙感測控等領(lǐng)域應(yīng)用廣泛。將DDS技術(shù)和FPGA器件兩者的優(yōu)點相結(jié)合，利用HDL語言和原理圖并應(yīng)用加擾方法使用FPGA實現(xiàn)DDS，能完成常見波形信號、調(diào)制信號以及擴(kuò)頻信號等多種信號的設(shè)計，能方便利用編程加入加擾技術(shù)來抑制雜散，提高信號的頻譜質(zhì)量，使DDS芯片應(yīng)用更為靈活，具有較廣的應(yīng)用領(lǐng)域和較寬的應(yīng)用前景。

參考文獻(xiàn)

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(責(zé)任編輯張凱校對佟金鍇)

Research and design of DDS signal source based on FPGA

NAN Nan,ZHAO Li-xin

(Information Media College,Sanmenxia Polytechnic,Sanmenxia 472000,Henan Province)

Abstract：Programmable logic device FPGA has the characteristics of easy programming,short development cycle,high integration,powerful function,intelligent development tools,good security and so on.It is the first choice for hardware design.It is widely used in communication and digital designs.With the advantages of DDS and FPGA and based on FPGA HDL,a DDS based signal source is designed,which can accomplish the signal of sine (cosine) wave,triangle wave,zigzag wave,square wave and so on.The experimental results show that the stability of the design circuit is good,and the DDS circuit can be greatly improved in accuracy and flexibility.

Key words：DDS digital signal generator;FPGA;Signal waveform;HDL Verilog language

中圖分類號：TN74

文獻(xiàn)標(biāo)識碼：A

文章編號：1673-1603(2016)01-0074-09

DOI：10.13888/j.cnki.jsie(ns).2016.01.015

作者簡介：南楠(1981-)，女，河南洛陽人，講師。

收稿日期：2015-08-24