東南大學(xué)信息科學(xué)與工程學(xué)院 李曉興 楊麗娟 楊靖文

12位高精度低功耗SAR ADC設(shè)計(jì)

東南大學(xué)信息科學(xué)與工程學(xué)院 李曉興 楊麗娟 楊靖文

本文基于華潤(rùn)上華0.18um CMOS工藝，設(shè)計(jì)了一款200kS/s、12bit高精度低功耗逐次逼近型模數(shù)轉(zhuǎn)換器(Successive Approximation Register ADC,SAR ADC)。本文采用線性度高的柵壓自舉開(kāi)關(guān)提高精度；采用改進(jìn)型分段電容結(jié)構(gòu)，并提出非單調(diào)開(kāi)關(guān)切換方案，減小了面積和功耗；采用動(dòng)態(tài)比較器減小功耗；采用改進(jìn)異步時(shí)序，減小關(guān)鍵路徑延時(shí)。前仿結(jié)果表明：在200kS/s采樣速率下有效位數(shù)為11.1bit，信號(hào)噪聲失真比為68.5dB，平均電流11.7uA。

逐次逼近型模數(shù)轉(zhuǎn)換器；改進(jìn)分段電容結(jié)構(gòu)；非單調(diào)開(kāi)關(guān)切換；改進(jìn)異步時(shí)序

0 引言

逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）以其低功耗、小面積、結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)被廣泛應(yīng)用于現(xiàn)代超大規(guī)模集成電路與片上系統(tǒng)中，此外，SAR ADC功耗隨采樣速率而改變，這對(duì)于低功耗應(yīng)用或者不需要連續(xù)采集數(shù)據(jù)的應(yīng)用非常有利[1]，因而，開(kāi)展高精度低功耗SAR ADC的研究與設(shè)計(jì)，對(duì)低功耗的系統(tǒng)設(shè)計(jì)和應(yīng)用具有重要意義。

近年來(lái)許多工作致力于降低SAR ADC的動(dòng)態(tài)功耗，在傳統(tǒng)二進(jìn)制電容陣列DAC的基礎(chǔ)上進(jìn)行改造，提出了許多新穎的DAC結(jié)構(gòu)和開(kāi)關(guān)切換方式[2]，大大降低了ADC的整體功耗。近年來(lái)提出的降低DAC開(kāi)關(guān)能量的方案有步進(jìn)式電荷重分配結(jié)構(gòu)[3]、分段電容結(jié)構(gòu)[4]、能量節(jié)省型開(kāi)關(guān)切換方式[5]、單向開(kāi)關(guān)切換方式[6]、基于共模電壓的電荷重分配結(jié)構(gòu)[7]以及無(wú)源電荷分享結(jié)構(gòu)[8]等等。

本文的主要目標(biāo)是設(shè)計(jì)一款高精度低功耗ADC，文章從功耗和面積的角度出發(fā)，通過(guò)對(duì)傳統(tǒng)SAR ADC的結(jié)構(gòu)進(jìn)行改進(jìn)和完善，提出更加適合低功耗應(yīng)用領(lǐng)域的新型結(jié)構(gòu)和開(kāi)關(guān)切換方案，同時(shí)采用異步時(shí)序控制技術(shù)代替?zhèn)鹘y(tǒng)的同步時(shí)序控制，減小關(guān)鍵路徑延時(shí)，進(jìn)一步降低功耗。

1 電路設(shè)計(jì)

1.1 ADC架構(gòu)

本文采用的ADC架構(gòu)如圖1.1.1所示，主要包括數(shù)模轉(zhuǎn)換器（Digital to Analog Converter, DAC）、柵壓自舉開(kāi)關(guān)、比較器以及SAR 控制邏輯單元。

圖1.1.1 12位SAR ADC整體電路框圖

整個(gè)電路工作過(guò)程如下：（1）當(dāng)兩個(gè)采樣開(kāi)關(guān)導(dǎo)通，電容陣列最高位電容下極板連接低電平Vref-，本設(shè)計(jì)中Vref-取1.15V，其它位電容下極板均連接高電平Vref+,本設(shè)計(jì)中Vref+取2.15V，電路進(jìn)入采樣階段。這種開(kāi)關(guān)時(shí)序可以減小功耗，，具體原因?qū)⒃谙乱恍」?jié)中提及。（2）采樣結(jié)束后，采樣開(kāi)關(guān)斷開(kāi)，DAC輸出至比較器的信號(hào)為采樣的差分信號(hào)，即Vdacp=Vip和Vdacn=Vin。比較器隨即開(kāi)始對(duì)Vdacp和Vdacn進(jìn)行第一次比較，得到最高位MSB的結(jié)果。（3）SAR控制邏輯根據(jù)MSB的結(jié)果，改變電容陣列開(kāi)關(guān)切換，使得DAC進(jìn)行電荷重分配。當(dāng)Vdacp>Vdacn時(shí)，N端最高位電容開(kāi)關(guān)由Vref-切換到Vref+，待充放電結(jié)束后，Vdacn增大。反之，Vdacp

至此，系統(tǒng)完成了一次完整的模數(shù)轉(zhuǎn)換。

圖1.2.1 采用非單調(diào)時(shí)序3位SAR ADC的開(kāi)關(guān)功耗示意圖

1.2 DAC

1.2.1 DAC結(jié)構(gòu)設(shè)計(jì)

DAC模塊電路在SAR ADC中是一個(gè)很重要的部分，本設(shè)計(jì)采用改進(jìn)型分段電容式結(jié)構(gòu)，電路不需要設(shè)計(jì)獨(dú)立的采樣保持電路，與傳統(tǒng)分段電容式結(jié)構(gòu)相比，有以下幾點(diǎn)改進(jìn)：（1）采用了全差分結(jié)構(gòu)；(2)減少了一位電容，采用“先比較，再變化”的結(jié)構(gòu)，有效控制了面積的增大，同時(shí)減小了整個(gè)電容陣列的功耗。

1.2.2 開(kāi)關(guān)切換方案

電容陣列的功耗是決定SAR ADC整體功耗的最主要因素，為了顯著減小電容陣列的功耗，本設(shè)計(jì)提出了一種非單調(diào)的開(kāi)關(guān)切換方案：采樣階段，最高位電容的下極板接負(fù)基準(zhǔn)電壓Vref-,其它位電容下極板接正基準(zhǔn)電壓Vref+,同時(shí)上極板對(duì)輸入信號(hào)進(jìn)行采樣，采樣結(jié)束后，采樣開(kāi)關(guān)斷開(kāi)。這種開(kāi)關(guān)時(shí)序相比于傳統(tǒng)單調(diào)電容開(kāi)關(guān)時(shí)序主要有兩點(diǎn)優(yōu)勢(shì)：減小功耗和共模電平變化，下面將對(duì)這兩點(diǎn)優(yōu)勢(shì)作詳細(xì)說(shuō)明。

（1）減小功耗

以3位SAR ADC為例，圖1.2.1給出了使用本文提出的非單調(diào)時(shí)序的開(kāi)關(guān)功耗示意圖。

采樣結(jié)束后，采樣開(kāi)關(guān)斷開(kāi)，比較器直接進(jìn)行第一次比較，這一步不消耗開(kāi)關(guān)能量。如果Vip大于Vin，則MSB=1，同時(shí)與比較器負(fù)輸入端相連電容陣列的最大的電容接Vref；否則MSB=0，同時(shí)與比較器正輸入端相連電容陣列的最大電容接Vref，其余電容接法保持不變，這一步消耗的能量為：

與傳統(tǒng)的單調(diào)電容開(kāi)關(guān)時(shí)序不同，這一步仍然不消耗開(kāi)關(guān)能量，此時(shí)最高位需要的開(kāi)關(guān)能量由后面的低位電容提供，其余各位消耗的量相同。由于功耗與電容成正比，所以最高位開(kāi)關(guān)切換時(shí)消耗的能量最大，因此本文采用的非單調(diào)開(kāi)關(guān)時(shí)序大大降低了功耗。

（2）減小共模電平變化

圖1.2.2是轉(zhuǎn)換過(guò)程中DAC差分輸出的變化圖，其中：（a）是單調(diào)開(kāi)關(guān)切換；（b）是本設(shè)計(jì)采用的非單調(diào)開(kāi)關(guān)切換，可以看出單調(diào)開(kāi)關(guān)切換DAC的輸出始終是單調(diào)增加的，每次只有一個(gè)輸出端變化，共模電平變化范圍大。而本設(shè)計(jì)采用的非單調(diào)開(kāi)關(guān)切換方法，只有第一個(gè)比較周期結(jié)束后，DAC一端的輸出增加，另一端不變，其余周期均是一端減小，另一端不變，這樣共模電平的變化范圍小，并且確保DAC的輸出在比較器的輸入范圍內(nèi)。

圖1.2.2 兩種開(kāi)關(guān)切換方法的DAC差分輸出變化圖

1.3 柵壓自舉開(kāi)關(guān)

圖1.3.1 柵壓自舉開(kāi)關(guān)原理圖

如圖1.3.1所示，本文采用了一種柵壓自舉開(kāi)關(guān)電路。與傳統(tǒng)的CMOS開(kāi)關(guān)相比，柵壓自舉開(kāi)關(guān)在輸入信號(hào)電壓變化時(shí)，電路可保證開(kāi)關(guān)MOS管柵源電壓不變。從而保證等效導(dǎo)通電阻不變。提高整個(gè)電路的線性度。

1.4 比較器

傳統(tǒng)的動(dòng)態(tài)比較器如圖1.4.1所示，圖中M1、M2是差分輸入管，M3～M6構(gòu)成交叉耦合對(duì)，加速比較，比較器的工作狀態(tài)通過(guò)時(shí)鐘信號(hào)CLK控制，當(dāng)CLK為低電平時(shí)，比較器進(jìn)入復(fù)位狀態(tài)輸出端被復(fù)位到高電平。CLK為高電平時(shí)，比較器開(kāi)始比較。

圖1.4.1 傳統(tǒng)的動(dòng)態(tài)比較器原理圖

圖1.4.2 改進(jìn)型的動(dòng)態(tài)比較器原理圖

本文采用的動(dòng)態(tài)比較器在傳統(tǒng)動(dòng)態(tài)比較器的基礎(chǔ)上進(jìn)行修改，改進(jìn)后的動(dòng)態(tài)比較器電路原理圖如圖1.4.2所示，改進(jìn)型的結(jié)構(gòu)相較于傳統(tǒng)結(jié)構(gòu)使用了更多的NMOS開(kāi)關(guān)，減少了PMOS開(kāi)關(guān)，使用M11替代了圖1.4.1中的PMOS復(fù)位開(kāi)關(guān)M9，M10。

在比較器的噪聲方面，改進(jìn)型的動(dòng)態(tài)比較器可以顯著地減小踢回噪聲對(duì)比較器的影響，在比較器中，輸入差分對(duì)漏端電壓的變化將會(huì)產(chǎn)生很大的，并且還可能會(huì)使差分對(duì)的工作區(qū)域發(fā)生變化從而使其柵端電壓發(fā)生變化產(chǎn)生踢回噪聲。在本文所使用的結(jié)構(gòu)中，M9,M10顯著減小了首尾相連的反相器對(duì)輸入差分對(duì)產(chǎn)生的踢回噪聲。

在功耗方面，改進(jìn)型的動(dòng)態(tài)比較器結(jié)構(gòu)相較于傳統(tǒng)結(jié)構(gòu)，不僅節(jié)省了復(fù)位期間的比較器功耗，并且從理論分析[9]可知，比較器的比較時(shí)間提高了大約45%，由于本文的ADC使用的是異步時(shí)序結(jié)構(gòu)，所以快速的比較周期有利于在相同的采樣周期下可以減少工作時(shí)間，從而進(jìn)一步地降低功耗。

1.5 數(shù)字邏輯電路

SAR ADC控制電路從總體上來(lái)說(shuō)包括同步和異步兩種。同步控制電路需要一個(gè)頻率大約為(N+1)*fs的內(nèi)部時(shí)鐘，并且轉(zhuǎn)換時(shí)每步轉(zhuǎn)換消耗的時(shí)間是一樣的。異步控制電路系統(tǒng)時(shí)鐘頻率和系統(tǒng)轉(zhuǎn)換速率相等，采樣完后SAR ADC自動(dòng)產(chǎn)生轉(zhuǎn)換所需的時(shí)鐘。為減小功耗，本設(shè)計(jì)采用了異步控制方法。同時(shí)相比于傳統(tǒng)的異步邏輯電路，本設(shè)計(jì)減少了關(guān)鍵路徑上的中間控制信號(hào)，以此來(lái)減小關(guān)鍵路徑延時(shí)，使電路工作速度更快。

圖1.5.1給出了從比較器到DAC直接控制的信號(hào)轉(zhuǎn)移路徑，通過(guò)這種方式可以有效地減小控制信號(hào)對(duì)整個(gè)比較周期的影響，從而縮短比較時(shí)間。只要給出鎖存器的En信號(hào)和Rst信號(hào)就可以使整個(gè)電路工作起來(lái)。

Rst信號(hào)可直接接采樣信號(hào)，使其在采樣階段復(fù)位。En信號(hào)則必須由控制邏輯來(lái)實(shí)現(xiàn)。

圖1.5.2給出了本次設(shè)計(jì)所采用的異步邏輯的電路框圖。比較器時(shí)鐘信號(hào)clkc由采樣時(shí)鐘信號(hào)Clks，比較器輸出有效信號(hào)Valid以及12次比較完成信號(hào)Clk13共同決定，而EN信號(hào)由每次比較開(kāi)始和結(jié)束的信號(hào)共同決定。

圖1.5.1 從比較器到DAC直接控制的信號(hào)轉(zhuǎn)移路徑

圖1.5.2 異步邏輯時(shí)序控制電路示意圖

2 仿真結(jié)果

完成各個(gè)模塊的設(shè)計(jì)后，按照?qǐng)D1.1.1系統(tǒng)框圖所示，組合完成SAR ADC電路，對(duì)該電路進(jìn)行系統(tǒng)仿真，采樣點(diǎn)數(shù)128個(gè)點(diǎn)，最終的電路前仿真結(jié)果如圖2.1所示。ADC功耗及平均電流如圖2.2所示?？傠娐钒鎴D如圖2.3所示。

圖2.1 ADC輸出matlab仿真結(jié)果

圖2.2 ADC功耗及平均電流

仿真結(jié)果表明，采樣頻率為200kS/s時(shí)，有效位數(shù)ENOB為11.1bit，信號(hào)噪聲失真比SNDR為68.5dB，無(wú)雜散動(dòng)態(tài)范圍SFDR為78.5dB，平均電流11.7uA。

Design of 12-bit High Precision Low Power SAR ADC

Li Xiaoxing，Yang Lijuan，Yang Jingwen
(School of Information Science and Engineering, Southeast University, Nanjing 211189, China)

A 200kS/s, 12bit high precision low power SAR ADC is designed in this paper using CSMC 0.18um process. Bootstrapped switch with high linearity is adopted to improve the accuracy; Improved segmented capacitive structures and non-monotonic switching scheme are proposed in order to reduce the area and power consumption; Dynamic comparator is used to lower the static power consumption; Improved asynchronous timing can reduce the delay of the critical path. The simulation results show that: when sampling speed is 200kS/s, the effective number of bits is 11.1bit, signal to noise and distortion is 68.5dB and the average current is 11.7uA.

SAR ADC; Improved segmented capacitive structures; Non-monotonic switching scheme; Improved asynchronous timing