蔡領(lǐng)++朱金剛

摘要：本文以一種SPLD器件為例，設(shè)計(jì)了一個(gè)周期和個(gè)數(shù)可控的脈沖發(fā)生系統(tǒng)。首先給出本設(shè)計(jì)的目標(biāo)，并根據(jù)目標(biāo)分析可行的各種方案，接著分四部分介紹了一種理想的實(shí)現(xiàn)方法，本文還首次提出了脈沖奇數(shù)分頻中克服簡(jiǎn)單計(jì)數(shù)分頻法無法實(shí)現(xiàn)50%占空比的新方法。最后對(duì)該系統(tǒng)進(jìn)行測(cè)試并總結(jié)，它是目前較為實(shí)用的低成本高精度的可控脈沖發(fā)生系統(tǒng)，它同時(shí)也為處于相關(guān)教學(xué)一線的老師提供了一個(gè)實(shí)施案例。

關(guān)鍵詞：電子技術(shù)；信號(hào)；SPLD；脈沖；奇數(shù)分頻；占空比

中圖分類號(hào)：TN7

文獻(xiàn)標(biāo)識(shí)碼：A

DOI：10.3969/j.issn.1003-6970.2015.12.007

本文著錄格式：蔡領(lǐng)，朱金剛.可編程脈沖發(fā)生器的若干技術(shù)問題研究[J].軟件，2015，36（12）：31-34

0 引言

可編程脈沖器在電子產(chǎn)品中應(yīng)用廣泛，目前大部分都是使用PLD（Programmable Logic Device）器件來實(shí)現(xiàn)，PLD器件通過編程可靈活方便地構(gòu)建和修改數(shù)字電子系統(tǒng)。SPLD則是簡(jiǎn)單（Simple） PLD的意思，典型器件是Lattice公司生產(chǎn)的GAL16V8、GAL22VIO和Atmel公司生產(chǎn)的ATF16V8。SPLD器件使得電路設(shè)計(jì)段時(shí)間即可完成，且修改容易。早在20世紀(jì)90年代的數(shù)字電路實(shí)驗(yàn)的教學(xué)過程中就已經(jīng)開始使用。許多文獻(xiàn)中提到CPLD等大規(guī)模可編程邏輯器件將成為數(shù)字電路應(yīng)用的大趨勢(shì)，而作為聯(lián)系模擬電路和各門技術(shù)課程的紐帶的數(shù)字電路的設(shè)計(jì)中，SPLD雙列直插封裝更易用，開發(fā)環(huán)境要求低，成本低，在一些小規(guī)模設(shè)計(jì)中還是普遍使用。在高校教育中它更有助于學(xué)生理解和掌握技術(shù)，它使得設(shè)計(jì)難度大大降低，極大地吸引學(xué)生的注意力。分頻電路和單脈沖電路等是電子技術(shù)中常用的模塊，尤其是奇數(shù)分頻中如何實(shí)現(xiàn)50%占空比的問題由來已久，本文將針對(duì)可編程脈沖發(fā)生器的設(shè)計(jì)目標(biāo)，以對(duì)這些技術(shù)在SPLD上的實(shí)現(xiàn)為例展開探索。

1 系統(tǒng)概述

本設(shè)計(jì)以SPLD器件為例，制作一個(gè)多脈沖發(fā)生器，輸出脈沖的個(gè)數(shù)和周期可預(yù)設(shè)置。電路框圖如圖l所示：

其中：

（1）輸出脈沖周期可調(diào)。通過3路邏輯開關(guān)控制，分別為ImS、2mS、3mS、4mS...7mS。

（2）輸出脈沖的數(shù)目可調(diào)。輸出脈沖個(gè)數(shù)由3路邏輯開關(guān)控制，分別為1-7。

對(duì)于輸出脈沖周期可調(diào)要求為1ms到7ms其實(shí)就是對(duì)周期為1ms的信號(hào)進(jìn)行1到7分頻；脈沖個(gè)數(shù)l到7個(gè)可編程實(shí)現(xiàn)一個(gè)3位的二進(jìn)制計(jì)數(shù)器配合一些邏輯操作來完成。當(dāng)然更多的脈沖個(gè)數(shù)和周期需要規(guī)模更大的PLD器件去實(shí)現(xiàn)。

2 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

2.1 脈沖信號(hào)源

脈沖信號(hào)源可以用555定時(shí)器電路或品振產(chǎn)生，在進(jìn)行數(shù)字電路設(shè)計(jì)時(shí)，多用幾種方法進(jìn)行設(shè)計(jì)可以培養(yǎng)分析和設(shè)計(jì)能力。如果考慮頻率的穩(wěn)定性，可選擇晶振產(chǎn)生。具體實(shí)現(xiàn)為4.096MHz的晶振，結(jié)合CD4060產(chǎn)生lkHz的方波信號(hào)（周期為1ms），如圖2所示。

2.2 輸出脈沖周期控制電路

采用可編程分頻電路來實(shí)現(xiàn)。

三位二進(jìn)制計(jì)數(shù)器輸出值為Q₂Q₁Q₀，開關(guān)K₀、K₁、K₂分別處于不同的狀態(tài)（斷開或閉合）時(shí)，產(chǎn)生相應(yīng)的邏輯電平值（‘0或‘l），為D₀-D₇信號(hào)；Q₂與D₂，…，Q₀與D₀分別進(jìn)行異或運(yùn)算，當(dāng)Q₂與D₂，…，Q₀與D₀都相等時(shí)CLR的狀態(tài)為‘0，對(duì)計(jì)數(shù)器產(chǎn)生一次清‘0操作，計(jì)數(shù)器的最大值通過K₀、K₁、K₂來設(shè)置。

這里簡(jiǎn)單比較下SPLD器件中22V1O和16V8這兩類。22V1O的資源更為多些，但漸漸被復(fù)奈（Complex）PLD器件（CPLD）取代而面臨淘汰，價(jià)格更是達(dá)到了20元左右一片，應(yīng)用已經(jīng)很少，16V8雖然資源相對(duì)少些，但是使用靈活，價(jià)格低，在簡(jiǎn)單數(shù)字電路設(shè)計(jì)中仍然發(fā)揮著舉足輕重的作用。這里我們用廉價(jià)的16V8去實(shí)現(xiàn)單元邏輯電路。

在16V8的編程中，有幾個(gè)地方需要注意。一是計(jì)數(shù)器無法實(shí)現(xiàn)1分頻，即當(dāng)輸入設(shè)定為二進(jìn)制001時(shí)通過計(jì)數(shù)器無法實(shí)現(xiàn)，需要用組合邏輯電路來實(shí)現(xiàn)。第二，16V8沒有異步清零的功能，這樣在計(jì)數(shù)時(shí)實(shí)際的計(jì)數(shù)周期要比設(shè)定的值多l(xiāng)，這可以用計(jì)數(shù)初值置為l的方法解決。

2.3 奇數(shù)分頻對(duì)稱波形實(shí)現(xiàn)的新方法

在分頻數(shù)為3及以上的奇數(shù)時(shí)，簡(jiǎn)單的計(jì)數(shù)分頻無法實(shí)現(xiàn)占空比50%，這是本設(shè)計(jì)的一個(gè)難點(diǎn)，也是由來已久的分頻器里一個(gè)老問題。首先回顧下前輩們的方法，早在2004年，南開大學(xué)的高清運(yùn)博士在他的一篇論文中提到了奇數(shù)分頻器的設(shè)計(jì)，他提到可以分兩步走：先對(duì)信號(hào)做N/2（帶小數(shù)）分頻（文中N都是指3以上的奇數(shù)），然后再做2分頻。這種方法使用模（N+1）/2計(jì)數(shù)器進(jìn)行計(jì)數(shù)，從0計(jì)數(shù)至（N-1）/2；將2分頻器的輸出反饋到輸入待分頻信號(hào)，在模（N+1）/2計(jì)數(shù)器計(jì)數(shù)至（N-I）/2時(shí)2分頻器輸出反向，同時(shí)使得原來輸入待分頻信號(hào)的上升沿計(jì)數(shù)變成下降沿計(jì)數(shù)。也就是說在2分頻器輸出由0變l或由l變0的外輸入始終周期里，模（N+1）/2計(jì)數(shù)器的狀態(tài)變化了2次，從而使計(jì)數(shù)循環(huán)減少了0.5個(gè)時(shí)鐘，得到半整數(shù)輸出。這種方法的電路實(shí)現(xiàn)相對(duì)節(jié)省資源，但是有些不容易理解；而后來提出的基于類扭環(huán)計(jì)數(shù)器的分頻方法、各為上升沿計(jì)數(shù)和下降沿計(jì)數(shù)的雙計(jì)數(shù)器輸出相或法、先2倍頻再整數(shù)分頻法等，都將電路更加復(fù)雜化。

這里本文首次提出了一個(gè)新的節(jié)省資源且容易理解的方法：輸入輸出相與法。具體來說，N分頻則用模N計(jì)數(shù)器，計(jì)數(shù)超過一半（N-1）/2和最大值N-1時(shí)電平反轉(zhuǎn)，并在計(jì)數(shù)至一半時(shí)將輸出波形與時(shí)鐘信號(hào)進(jìn)行邏輯與實(shí)現(xiàn)輸出信號(hào)50%的占空比。下面以5分頻為例。

圖4清楚得展示了5分頻時(shí)占空比控制的情況。其中“輸入”即為待分頻信號(hào)；“輸出l”是指當(dāng)模5計(jì)數(shù)器在計(jì)數(shù)至2和4后輸出翻轉(zhuǎn)的信號(hào)，顯然這個(gè)信號(hào)還不是50%占空比；“輸出2”即為最后的輸出，占空比為50%。觀察虛線部分可以發(fā)現(xiàn)，只要在計(jì)數(shù)值為2時(shí)將“輸入”和“輸出l”相與，而在其它計(jì)數(shù)值時(shí)保持原來的“輸出l”，這樣最后的“輸出2”剛好就是50%占空比。按照這一簡(jiǎn)單的原理，本文基于16V8器件實(shí)現(xiàn)了3-7分頻時(shí)占空比50%的要求，其中5分頻輸出測(cè)試結(jié)果圖可見第4節(jié)的圖8右半部分；對(duì)于更高奇數(shù)分頻數(shù)，原理也是一樣的，這里就不再詳述。

2.4 脈沖數(shù)目的控制

圖5表示了一個(gè)基于二進(jìn)制減計(jì)數(shù)器的脈沖控制電路框圖。二進(jìn)制減計(jì)數(shù)器有兩個(gè)工作狀態(tài)：置數(shù)狀態(tài)和計(jì)數(shù)狀態(tài)，由邏輯控制腳RS R決定。當(dāng)計(jì)數(shù)器的值從置入值減至0時(shí)，四輸入或門輸H{邏輯‘0，在時(shí)鐘CLK的同步下，D觸發(fā)器的輸出為‘0，RS觸發(fā)器的輸出RS R為‘1，計(jì)數(shù)器執(zhí)行“置數(shù)”功能，將由K₀、K₁、K₂設(shè)定的邏輯狀態(tài)D₂D₁D₀置人計(jì)數(shù)器，但由于RS觸發(fā)器的輸出RS R必須由另一個(gè)輸入端sinle_pulse_in來清‘0后，才能進(jìn)入下一輪的計(jì)數(shù)周期，因此，sinle_pulse_in每出現(xiàn)一個(gè)負(fù)脈沖，就會(huì)觸發(fā)一輪新的計(jì)數(shù)循環(huán)。開始計(jì)數(shù)時(shí)，RS R=0，停止計(jì)數(shù)時(shí)，RS R=l。將RS R通過一個(gè)非門倒相后接到一個(gè)與門的輸入端，CLK接與門的另一個(gè)輸入端，這樣，當(dāng)RS R=0時(shí)，與門就輸出與CLK相同的脈沖，當(dāng)RS R=l，與門就輸出邏輯‘0。

2.5 單脈沖電路

上文已經(jīng)提到，本系統(tǒng)中需要的單脈沖是一個(gè)負(fù)脈沖，即穩(wěn)態(tài)時(shí)處于高電平，只當(dāng)按鍵按下時(shí)出現(xiàn)一段低電平。由于機(jī)械按鍵在按下或松開時(shí)會(huì)發(fā)生機(jī)械抖動(dòng)，會(huì)輸出一系列的短脈沖波形，為了保證電路工作可靠，在用機(jī)械按鍵產(chǎn)生觸發(fā)脈沖時(shí)，必須作去抖動(dòng)處理。常用的按鍵防抖電路有同向緩沖器防抖電路，基于R—S觸發(fā)器的防抖電路，基于電容充放電的防抖電路等。在本系統(tǒng)中，顯然對(duì)于脈沖的寬度也有要求。詳細(xì)來說，就是一次按鍵按下輸出一串固定個(gè)數(shù)的脈沖，而在該串脈沖結(jié)束前，單脈沖輸入端必須已經(jīng)返回穩(wěn)態(tài)（高電平），否則將繼續(xù)引發(fā)下一串脈沖，因此，這里必須嚴(yán)格控制負(fù)脈沖的寬度。顯然這里的脈沖寬度不能超出一個(gè)時(shí)鐘周期，考慮16V8器件的D觸發(fā)器資源，采用如圖6所示的單脈沖產(chǎn)生電路。

因?yàn)閱蚊}沖電路只用到2個(gè)D觸發(fā)器，可以將這部分邏輯電路合并到輸出脈沖數(shù)目控制的16V8芯片中。這里需要注意，由于單脈沖電路和輸出脈沖數(shù)目控制電路共用一個(gè)時(shí)鐘，所以輸出脈沖數(shù)目控制電路右上方的D觸發(fā)器應(yīng)該去掉，否則輸出脈沖個(gè)數(shù)將比設(shè)置值多l(xiāng)。

3 系統(tǒng)測(cè)試

本系統(tǒng)已經(jīng)在萬能板上焊接實(shí)驗(yàn)成功，用3個(gè)帶鎖按鍵用于控制調(diào)節(jié)周期；3個(gè)帶鎖按鍵用于調(diào)節(jié)輸出脈沖個(gè)數(shù)；1個(gè)不帶鎖按鍵用來觸發(fā)脈沖輸出。

如圖8所示，左邊為周期設(shè)置成1ms、脈沖個(gè)數(shù)控制為l時(shí)的測(cè)試結(jié)果，可以看出，示波器顯示為500us每格；右邊為周期設(shè)置成5ms、脈沖個(gè)數(shù)控制為4個(gè)時(shí)的測(cè)試結(jié)果，其示波器顯示5ms每格，且占空比為50%。

4 結(jié)論

本文以SPLD器件為例設(shè)計(jì)實(shí)現(xiàn)了一個(gè)可編程沖發(fā)生器，討論了設(shè)計(jì)中的各個(gè)技術(shù)問題。對(duì)于更高分頻數(shù)目和更多的脈沖個(gè)數(shù)的發(fā)生器，其原理是一樣的，只需使用規(guī)模更大邏輯芯片即可。設(shè)計(jì)中奇數(shù)分頻50%占空比的實(shí)現(xiàn)是本文最新提出的簡(jiǎn)單而有效的方法；單脈沖電路與脈沖輸出個(gè)數(shù)控制電路進(jìn)行了恰到好處的整合，可靠性高。同時(shí)本文設(shè)計(jì)思路清晰，可操作性強(qiáng)，可作為高校相關(guān)專業(yè)基礎(chǔ)課堂教學(xué)的一個(gè)實(shí)施案例。