張 昕，喬 明

（電子科技大學(xué)電子薄膜與集成器件國家重點實驗室，成都 610054）

一種Divided RESURF高壓互連結(jié)構(gòu)研究

張 昕，喬 明

（電子科技大學(xué)電子薄膜與集成器件國家重點實驗室，成都 610054）

高壓互連是功率集成電路中的重要技術(shù)，隨著PIC在結(jié)構(gòu)功能上的發(fā)展和應(yīng)用范圍上的增大，人們對功率集成電路中的高壓互連技術(shù)的要求也與日俱增。圍繞高壓互連技術(shù)進(jìn)行研究，使用Divided RESURF技術(shù)設(shè)計一種橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管，通過進(jìn)行二維仿真，優(yōu)化其結(jié)構(gòu)和摻雜濃度等參數(shù)，器件的擊穿耐壓達(dá)到903 V，可用于600 V高壓集成電路中。

高壓互連線；擊穿耐壓；Divided RESURF

1 引言

高 壓互 連 線（High voltage Inter-connection，HVI）把電流信號在同一顆芯片上的高壓端與低壓端之間進(jìn)行傳遞。該種結(jié)構(gòu)中的互連線金屬的高電勢會影響其下方器件的電場分布，導(dǎo)致局部出現(xiàn)極高的電場峰值，這會使橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管（Lateral Double Diffused MOSFET，LDMOS）的擊穿電壓出現(xiàn)顯著的降低。在反向偏置時，HVI相對于器件表面帶正電荷，從而引入了額外的縱向電場，這可能導(dǎo)致器件的提前擊穿，還可能會造成嚴(yán)重的熱載流子注入問題。

HVI問題在超過600 V的高壓集成電路中比較常見，但該現(xiàn)象在200 V左右的較低電壓集成電路，甚至低于100 V的電路中也會存在。傳統(tǒng)的具有高壓互連的高壓驅(qū)動電路結(jié)構(gòu)如圖1所示。圖1中H1、H2連接了LDMOS的高壓漏端，如果這兩條金屬線沒有被有效地屏蔽，互連線的高電勢會嚴(yán)重影響底部高壓結(jié)終端的電場分布。對一個原本滿足RESURF條件的結(jié)構(gòu)來說，HVI引入的電荷會導(dǎo)致嚴(yán)重的電荷失衡。由于互連線相對于器件帶正電，中性區(qū)中的電子會被吸引到器件表面，從而導(dǎo)致耗盡區(qū)的收縮，令柵場板底端的電場峰值劇烈上升，使器件的擊穿電壓遠(yuǎn)低于無HVI時的最優(yōu)耐壓。

傳統(tǒng)工藝中可以通過提高表面絕緣層厚度，即提高HVI與半導(dǎo)體表面之間的距離來進(jìn)行屏蔽[1]，但這種方法對表面氧化層厚度有較大的限制，并不適用于600 V及以上的高壓互連應(yīng)用中。結(jié)終端擴(kuò)展結(jié)構(gòu)[2]（Junction Termination Extension，JTE）及線性變摻雜（Linearly Varying Doped，LVD）的雙重表面場降低技術(shù)double RESURF[3]（Reduced SURface Field）也被廣泛應(yīng)用于高壓互連結(jié)構(gòu)中。此外，場板技術(shù)也是用來降低HVI對高壓器件擊穿特性影響的常見選擇，包括偏置多晶場板[4]、卷形阻性場板[5]、單層多浮空場板[6]、雙層多浮空場板[7]等結(jié)構(gòu)。

本文研究了一種Divided RESURF高壓互連結(jié)構(gòu)，分析了其屏蔽HVI的原理和優(yōu)勢，并通過仿真對器件的耐壓等特性進(jìn)行了驗證，達(dá)到600 V的互連要求。該技術(shù)不需要額外的互連屏蔽結(jié)構(gòu)，其擊穿特性僅取決于器件PN結(jié)的耐壓。

圖1 傳統(tǒng)高壓驅(qū)動電路結(jié)構(gòu)

2 Divided RESURF高壓互連結(jié)構(gòu)

如圖2所示，Divided RESURF高壓集成電路結(jié)構(gòu)中，高壓互連線為內(nèi)互連，沒有跨過器件漂移區(qū)和高壓結(jié)終端，從根本上避免了高壓互連線帶來的有害影響。高壓互連線從LDMOS的漏極連接到高壓控制電路中，互連線金屬僅跨過了P型隔離區(qū)（P-iso）（或P型襯底），當(dāng)P型隔離區(qū)完全耗盡時，LDMOS的耐壓不會受到互連線電位的任何影響，從而不需要任何場板結(jié)構(gòu)或降場層結(jié)構(gòu)來屏蔽。

圖3給出了Divided RESURF高壓互連結(jié)構(gòu)的LDMOS剖面圖。在LDMOS和高端控制部分之間增加了由高壓P阱（HVP）和P型埋層（Pbl）形成的P型隔離區(qū)。在工藝上，P型埋層可通過外延前注入形成，高壓P阱可通過多次雜質(zhì)注入后，再根據(jù)外延厚度進(jìn)行適當(dāng)?shù)臒徇^程，使高壓P阱與P型埋層分別進(jìn)行縱向上的擴(kuò)散直到連接到一起，形成P型隔離區(qū)。利用P型隔離區(qū)和N型外延層的反向偏置，消除了LDMOS與高壓控制電路外延之間的漏電流通路。通過在高壓電路區(qū)域增加N型埋層（Nbl）提高高壓控制電路區(qū)域的穿通擊穿電壓，增強(qiáng)該區(qū)域內(nèi)的dV/dt能力，并可以在一定程度上調(diào)節(jié)LDMOS的電荷平衡。

圖2 Divided RESURF高壓互連結(jié)構(gòu)俯視圖

圖3 Divided RESURF高壓互連結(jié)構(gòu)示意圖

3 仿真分析

作者應(yīng)用二維器件仿真軟件對器件進(jìn)行了仿真。圖4給出了Divided RESURF LDMOS耐壓900 V時的電勢分布。電勢線分布較均勻，相鄰兩條等勢線間的電勢差為50 V，器件擊穿電壓二維仿真值為903 V。此時，器件耐壓903 V時的最大電場出現(xiàn)在體內(nèi)漏端下的P型襯底和N型外延的冶金結(jié)處，屬體內(nèi)縱向擊穿。器件表面電場較平坦，漂移區(qū)全部耗盡。高壓互連線的高電位對器件的擊穿耐壓沒有任何影響。

LDMOS的外延與top層濃度與擊穿電壓的關(guān)系如圖5所示。仿真條件如下：漂移區(qū)長度為70 μm，場氧化層厚度D=0.8 μm，外延層厚度為6 μm，P型top層厚度1 μm，P型襯底的摻雜濃度為2×1014cm-3。首先可以看出，N外延層濃度較高或較低時器件的擊穿電壓相比最優(yōu)值都有所下降，而N外延層濃度很高時器件的耐壓下降極為嚴(yán)重。只有當(dāng)N外延層和P-top濃度同時滿足RESURF原理，都在RESURF優(yōu)化區(qū)的情況下才可在較大的范圍內(nèi)獲得高的擊穿電壓。

其次隨著N外延層濃度的增加，滿足RESURF原理的P-top濃度的范圍將逐漸減小。當(dāng)外延層濃度為3.8×1015cm-3時，使器件能獲得600 V以上耐壓的P-top層濃度范圍已經(jīng)有所減小。分析上述仿真結(jié)果，當(dāng)LDMOS漏端加高壓時，全部耗盡的漂移區(qū)和P-top用于承受電壓。P-top層靠近源端一側(cè)的P/Nepi結(jié)電場與主結(jié)Nepi/Pwell結(jié)的電場相反，可有效降低主結(jié)尖峰電場。若其濃度過低時，P-top層對主結(jié)尖峰電場削弱作用不強(qiáng)，使器件過早在該處擊穿。反之若其濃度過高則P-top層漏端尖峰電場首先達(dá)到Si臨界電場Ec，又使器件過早在此處擊穿。

圖4 Divided RESURF結(jié)構(gòu)仿真圖

圖5 不同漂移區(qū)濃度下耐壓與top層摻雜的關(guān)系

在LDMOS中，場板起到了平衡表面電場的作用。然而在仿真中發(fā)現(xiàn)，器件的耐壓與柵極場板的長度（圖3中標(biāo)注為L）之間并非完全的正相關(guān)關(guān)系，如圖6所示。當(dāng)柵極場板長度超過最優(yōu)值時，器件的耐壓反而會隨著場板長度的增加有明顯下降。出現(xiàn)上述耐壓變化的原因在于，當(dāng)器件的柵極場板長度較小，不能達(dá)到降低表面場峰值的最佳值時，隨著場板長度的增加，對器件表面電場的優(yōu)化作用也增大。當(dāng)場板的長度已經(jīng)達(dá)到降低表面電場峰值的足夠長度后，場板長度的繼續(xù)增大會減小漂移區(qū)的長度，而優(yōu)化表面電場分布的作用已經(jīng)不太明顯。因此器件的耐壓隨著柵極場板長度的增加出現(xiàn)先增大后減小的變化規(guī)律，對于此章中提出的器件結(jié)構(gòu)，場板的最佳長度是7 μm。

圖6 器件耐壓與柵場板長度的關(guān)系

圖7為Divided RESURF結(jié)構(gòu)中的P型隔離區(qū)域仿真示意圖。在該結(jié)構(gòu)中，LDMOS的外延層與漏區(qū)相連，高端電路區(qū)域的外延層與高端電路的電源電位相連。當(dāng)連接到LDMOS柵極的低端電路輸出信號使LDMOS開啟時，LDMOS的漏區(qū)電位將低于高端電路區(qū)域的電源電位。在Divided RESURF結(jié)構(gòu)中，外延層之間具有P型隔離區(qū)，防止LDMOS與高端電路區(qū)域之間出現(xiàn)漏電。在此結(jié)構(gòu)中，漏端電壓VD與高壓電路區(qū)域的輸入端VO之間的P型隔離區(qū)域的穿通擊穿耐壓是該結(jié)構(gòu)中的關(guān)鍵參數(shù)。

圖7 P型隔離區(qū)域仿真

使用器件仿真軟件進(jìn)行仿真，令LDMOS的漏極電位為0，Vo的電位從0逐漸增加，研究該結(jié)構(gòu)的穿通擊穿耐壓。兩電極之間的穿通擊穿耐壓與P型區(qū)域?qū)挾?、注入劑量的關(guān)系如圖8所示。經(jīng)過仿真，隔離區(qū)的穿通耐壓隨著隔離區(qū)寬度和注入劑量的增加而增大。在普通電平位移電路中，兩電極之間的電壓差的值在0～30 V之間，而當(dāng)兩個區(qū)域的外延層之間的寬度為3 μm時，穿通耐壓可以達(dá)到40 V，充分滿足實際應(yīng)用的要求。

由于高壓電路區(qū)域中的N型埋層具有較高的電位，其與LDMOS的漏極的距離（圖3中標(biāo)注為D）也對該穿通耐壓有較大的影響。仿真結(jié)果如圖9所示，當(dāng)N型埋層距離P型隔離區(qū)較近時，穿通擊穿耐壓會下降到70 V以下。隨著N埋層與隔離區(qū)的距離增大，該耐壓也隨之增大，但同時LDMOS的耐壓卻隨之有所降低，因此對于將該寬度取15～20 μm即可同時保證隔離區(qū)耐壓與LDMOS的耐壓滿足應(yīng)用的需求。這可以作為實際電路設(shè)計時對高壓電路內(nèi)部結(jié)構(gòu)布局的參考因素。

圖8 隔離耐壓與隔離區(qū)寬度/劑量的關(guān)系

圖9 穿通擊穿耐壓與N型埋層位置的關(guān)系

4 結(jié)束語

本文對比總結(jié)了常用高壓互連結(jié)構(gòu)的應(yīng)用領(lǐng)域及各自局限，并研究了一種Divided RESURF高壓互連結(jié)構(gòu)。用仿真軟件對提出的Divided RESURF技術(shù)進(jìn)行了工藝仿真，總結(jié)出各參數(shù)對器件耐壓與隔離區(qū)穿通擊穿耐壓的影響。最終器件仿真耐壓為903 V，可用于600 V高壓集成電路中。

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作者簡介：

只生武（1992—），男，甘肅金昌人，本科，主要研究方向為電源管理、音頻功放、信號處理等。

Research of Divided RESURF HVI Structure

ZHANG Xin, QIAO Ming
（State Key Laboratory of Electronic Thin Films and Integrated Device, University of Electronic Science and Technology of China, Chengdu 610054, China）

High Voltage Interconnection is a key technology of Power Integrated Circuit. With the rapid rise of structures, functions and applying range of PIC comes a rapid rise of influence causing by HVI. Thus, the traditional HVI structure can no longer meet the modern requirement in this field. This dissertation focuses on the HVI technology and proposes a divided RESURF LDMOS, using two-dimension device simulation to complete a requirement of 600 V interconnection with optimization of its structure and concentration. The structure can be used in the power integrated circuit of 600 V application.

high voltage interconnection; breakdown voltage; divided RESURF

TN402

A

1681-1070（2015）07-0024-04

張 昕（1989—），男，山東兗州人，碩士研究生，主要研究方向為功率器件與工藝設(shè)計。

2015-04-08