卞艷+屠衛(wèi)潔+徐大誠

摘 要： 針對SoC中DAC設(shè)計越來越受面積和功耗的制約，采用分段式結(jié)構(gòu)，提出一種應(yīng)用于SoC模擬輸出前端的12位100 MS/s電流舵型D/A轉(zhuǎn)換器，其中高6位為溫度計碼，低6位為改進型Fibonacci數(shù)列，其減小了DAC的面積和毛刺。電路基于SMIC 0.13 μm CMOS工藝，在1.2 V/3.3 V（數(shù)字/模擬）雙電源供電下，滿擺幅輸出電流20 mA。在100 MHz采樣頻率、49.7 MHz輸入信號下，無雜散動態(tài)范圍（SFDR）達到89.448 dB，INL和DNL均小于0.5 LSB。

關(guān)鍵詞： 數(shù)/模轉(zhuǎn)換器； 分段式電流舵； 改進型Fibonacci數(shù)列； SoC

中圖分類號： TN86?34； TN402 文獻標識碼： A 文章編號： 1004?373X（2015）16?0106?04

Circuit design of 12?bit segmented current steering DAC

BIAN Yan， TU Weijie， XU Dacheng

（College of Information and Electronics， Suzhou University， Suzhou 215000， China）

Abstract： Since the design of DAC in SoC is more and more conditioned by area and power consumption， a 12?bit 100 MS/s current steering DAC applied to analog output front?end of SoC is proposed， in which a segmented architecture is employed. In this circuit， high 6?bit is thermometer code while low 6?bit is the improved Fibonacci Series which can cut down the area and glitch of DAC. Based upon SMIC 0.13μm CMOS process， the full?swing output current is 20 mA under the condition of 1.2 V/3.3 V dual power supply （digital and analog）. Simulation results show that both INL and DNL are all lower than 0.5 LSB， and the SFDR is up to 89.448 dB under the condition of 49.7 MHz input signal frequency at 100MHz sampling rate.

Keywords： digital?to?analog converter； segmented current steering； improved Fibonacci series； system on chip

0 引 言

在信號處理和通信處理應(yīng)用中，高速高精度數(shù)/模轉(zhuǎn)換器的性能在很大程度上已經(jīng)成為整個系統(tǒng)的瓶頸[1]。用于片上系統(tǒng)（SoC）的CMOS DAC因面積和功耗的要求，更是成為最具挑戰(zhàn)性的課題之一。電流舵結(jié)構(gòu)DAC由于速度快、對寄生參數(shù)不敏感、易于CMOS 工藝集成等優(yōu)點而被廣泛采用。目前，權(quán)位電流源主要有2種加權(quán)方式：二進制加權(quán)和溫度計加權(quán)。前者無需譯碼電路，電流源數(shù)目少，減少了開關(guān)數(shù)量和面積；但中碼轉(zhuǎn)換毛刺大，且隨著位數(shù)的增加，電流單元之間的大小相差加大，導(dǎo)致失配增加，使DAC靜態(tài)性能INL和DNL變差。后者電流源權(quán)重一樣，毛刺小，但電流源數(shù)目大，需要譯碼電路，占用芯片面積大[2]。

折衷以上2種方式優(yōu)缺點，本文提出一種新型加權(quán)方式，即改進Fibonacci數(shù)列加權(quán)[3]，采用分段式結(jié)構(gòu)，設(shè)計出一種基于SMIC 0.13 μm CMOS工藝的12位100 MHz的DAC。簡化了電路復(fù)雜度，縮小版圖面積，降低毛刺，性能指標優(yōu)異，為DAC設(shè)計提供了一種有效的實用方法。

1 系統(tǒng)架構(gòu)及設(shè)計

電路系統(tǒng)如圖1所示，其中，數(shù)字部分包括：譯碼器、鎖存器和8選1選擇器，采用1.2 V電源電壓；模擬部分包括：電流源、偏置電路與開關(guān)陣列，采用3.3 V電源電壓。

該電流舵DAC的權(quán)電流源包括改進型Fibonacci和溫度計電流源2種，降低了中碼轉(zhuǎn)換時的毛刺，減少電流源數(shù)目和芯片面積。綜合考慮面積和INL，DNL的要求，采用6+6分段結(jié)構(gòu)。低6位數(shù)字信號經(jīng)過譯碼電路和8選1電路給出，高6位數(shù)字信號經(jīng)行列譯碼電路給出，均由鎖存器與開關(guān)驅(qū)動電路進行同步和交叉點調(diào)整，控制電流源陣列的輸出電流。設(shè)計以最低有效位的電流源作為參考基準電流ILSB，滿量程輸入時，低6位控制的電流源輸出為63ILSB，高6位控制的電流源輸出為4 032ILSB，DAC的滿量程輸出為4 095ILSB（ILSB≈4.884 μA），滿量程輸出電流為20 mA。

圖1 DAC的結(jié)構(gòu)框圖

文獻[3]中采用Fibonacci數(shù)列[4]作為6位單端DAC的電流源權(quán)重，且每一權(quán)重都為其前2個權(quán)重之和，即：

[F0=0， F1=1Fi+2=Fi+Fi+1， i≥0] （1）

由于此DAC只采用7個電流單元數(shù)，總和達不到63ILSB，所以每一Fi加上一個固定值W0進行補償，使得每一位輸出有多余電流Ioffset，因而需要在輸出端增加額外電路扣除。此外，它會造成差分開關(guān)正負端口輸出的最大和最小電流值分別不一樣而難以應(yīng)用于差分結(jié)構(gòu)的DAC。因而，針對這些缺點，本文改進了低6位Fibonacci數(shù)列DAC，并給出詳細的理論分析和公式推導(dǎo)。

1.1 改進型Fibonacci數(shù)列的設(shè)計及應(yīng)用

圖2為低6位電流源和偏置電路。

圖2 低6位電流源結(jié)構(gòu)

改進型Fibonacci數(shù)列An（變量）分別為A0=1，A1=2，A2=3，A3=5，A4=10，A5=20，A6=22。DAC的低6位就是利用這7個數(shù)作為權(quán)重（見圖3），其中I=ILSB，Wk即第k個模擬信號輸出。若采用大于等于8個電流單元數(shù)，雖然分配至電流源間的失配誤差減小，但所用的邏輯門數(shù)量增加，電路更復(fù)雜，版圖面積增加。

[Wk=n=06Anβn ， k=1，2，…，64] （2）

圖3 譯碼器真值表

在電流舵DAC中，隨機性的失配誤差對DAC的靜態(tài)特性影響較大[5]。設(shè)DAC中單位電流源的電流大小為I，方差為σ（I），利用相鄰碼的電流誤差的相對標準差作為DNL的估算值，則DAC相鄰碼電流誤差的方差可以表示為：

[σ2（ΔI）=σ2（Ik-Ik-1）] （3）

相鄰碼對應(yīng)的輸出電流不相干，式（3）變?yōu)椋?/p>

[σ2（ΔI）=σ2（Ik）+σ2（Ik-1）] （4）

N位二進制譯碼DAC的最大方差出現(xiàn)在輸入中值k=2N-1附近，代入式（4）有：

[σ2max（ΔI）=σ2（2N-1?I）+σ2（（2N-1-1）?I） =（2N-1）?σ2（I） ] （5）

因而最大DNL的估算值（單位LSB）為：

[DNLmax=σmax（ΔI）I=2n-1?σ（I）I] （6）

全溫度計碼DAC每次只有一個電流源變化，DNLmax估算值為：

[DNLmax=σmax（ΔI）I=σ（I）I] （7）

由圖3可知，改進型Fibonacci數(shù)列DAC的DNLmax出現(xiàn)在輸入中值k=2N-1附近，ΔImax=43I，所以：

[DNLmax=σmax（ΔI）I=σ（43I）I=43σ（I）I] （8）

[ΔIunary≤ΔIFibonacci≤ΔIbinary] （9）

[DNLmax_unary≤DNLmax_Fibonacci≤DNLmax_binary] （10）

因而，改進型Fibonacci數(shù)列DAC既利用了二進制碼DAC的優(yōu)點：電路面積??；又發(fā)揮了溫度計碼的優(yōu)勢：差分非線性小。

1.2 單位電流源與開關(guān)設(shè)計

電流源作為整個芯片的核心部分，其匹配性、面積以及有限的輸出阻抗等因素直接影響DAC的靜態(tài)和動態(tài)性能。雙端輸出DAC的SFDR與單位電流源輸出阻抗Zimp關(guān)系為[6]：

[SFDR≈-40logRLZimp-12N-2] （11）

式中：[RL]=50 Ω為DAC負載電阻；N=12為精度。當SFDR≥75 dB，Zimp≥3.75 MΩ時，為了提高電流源輸出阻抗，采用Cascode結(jié)構(gòu)[7]，見圖3。在輸入一定頻率下，有：

[Zimp=gm3ro3+1·gm2ro2+1ro1//1C0s+ro2//1C1s+ro3] （12）

式中：C0為大尺寸電流源晶體管的寄生電容；C1為M2，M3的寄生電容和連線電容。為了減小M2的寄生電容，其長度盡量取短。當輸入頻率為10 MHz時，單位電流源的輸出阻抗為8.73 MΩ，大于SFDR要求的3.75 MΩ，滿足設(shè)計要求。

SN和SP為一對差分開關(guān)，為了減小其寄生電容，尺寸做的比較小。作為電流舵型DAC，電流源管的隨機誤差對靜態(tài)特性影響最大，因此，低6位采用改進型Fibonacci數(shù)列譯碼方式，縮小電路面積，給電流源管提供足夠大的空間減小失配[8]，電流源的最小尺寸與積分非線性關(guān)系如下 ： [σ（Iu）Iu2=12WLA2β+4A2VT（VGS-VT）2≤12C2N2] （13）

[C=inv_norm（-∞，x）（0.75+INL_yield4）] （14）

式中：[σIu）Iu]是一個單位電流源的相對標準偏差；Aβ和AVT分別是電流放大系數(shù)和閾值電壓的失配方差，過驅(qū)動電壓（VGS-VT）的取值保證了管子工作在飽和區(qū)；C表示的是正態(tài)分布累積函數(shù)的反函數(shù)[9]，INL_yield表征DAC的INL情況。管子的尺寸還與電流的大小有關(guān)：

[I=uPCOX2（WL）（VGS-VT）2] （15）

由式（13），式（15）即可得到管子所需的尺寸。為了保證DAC的單調(diào)性，INL絕對值必須小于0.5ILSB，因而要求C的值盡可能的大。這里采用[3σ]的原則[10]，即99.7%的INL良率來界定DAC電流源誤差。

差分開關(guān)的設(shè)計，一方面增加輸出擺幅，減小噪聲；另一方面可以保證電流通路始終存在，從而不改變與其相連的電流源晶體管的工作狀態(tài)，使得DAC的轉(zhuǎn)換速率不受影響。開關(guān)管的輸出端接有減小時鐘饋通效應(yīng)的偽管M4，M6，其柵極接地，意味著它們始終處于導(dǎo)通狀態(tài)。由于M3，M5的柵漏之間存在寄生電容CGD，開關(guān)的控制信號就會通過這些寄生電容耦合到M4和M6的漏極，附加到輸出的電流中，使其產(chǎn)生較大的毛刺，表示為：

[ΔVo=ΔVSW?CGDCL+CGD] （16）

[CGD=W?COV] （17）

式中：COV為單位寬度的交疊電容；CL為輸出節(jié)點的等效總電容；ΔVSW為開關(guān)控制信號的擺幅，因而M4與M6作為常通的偽管接在M3與M5后起到了一個隔離作用，讓開關(guān)控制信號難以影響到輸出的模擬信號，其作用是減小開關(guān)晶體管的時鐘饋通效應(yīng)。

圖4 PMOS電流源和差分開關(guān)

2 仿真結(jié)果

本設(shè)計基于SMIC 0.13 μm CMOS工藝的Spice模型，使用Cadence Spectre進行仿真分析。利用DAC輸出從0到滿量程的臺階波形進行Matlab計算，得到INL為0.359 5 LSB，DNL為0.303 9 LSB（此為電流鏡后仿結(jié)果），如圖5（a），（b）所示。在13.378 906 25 MHz，49.707 031 25 MHz的輸入頻率和100 MHz采樣頻率下，SFDR的結(jié)果分別如圖5 （c），（d）所示，表1給出了DAC的動態(tài)仿真結(jié)果。

表1 DAC動態(tài)性能仿真結(jié)果

表2給出了本文設(shè)計與文獻[5]中前仿真結(jié)果的對比。本文設(shè)計在有效精度、無雜散動態(tài)范圍、失配誤差、信噪比方面都有很明顯的優(yōu)勢。

圖5 電流鏡后仿真結(jié)果

表2 參數(shù)性能對比

3 結(jié) 論

本文設(shè)計了一種分段式電流舵結(jié)構(gòu)的12 b 100 MS/s CMOS DAC，低6位采用新型數(shù)列譯碼結(jié)構(gòu)，折衷了二進制譯碼和溫度計譯碼的優(yōu)缺點，高6位采用溫度計譯碼方式。仿真結(jié)果表明，該DAC性能指標優(yōu)異，可廣泛用于無線通信領(lǐng)域，并且為新型DAC的研究與發(fā)展奠定基礎(chǔ)。

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