韓躍平+李瑞紅+畢滿清+王黎明

摘 要： 當前國內(nèi)高校的“電子線路”課程無論是從教材編寫還是課堂講授中的功率放大電路仍然以模擬功放為主，對數(shù)字功放講述甚少，而現(xiàn)實中電子產(chǎn)品尤其是筆記本電腦、手機等便攜式電子產(chǎn)品大量采用了低功耗高集成度的數(shù)字開關門電路芯片，造成大學生課堂學習與電子技術(shù)發(fā)展實際的脫節(jié)。在此結(jié)合數(shù)字集成開關門（CMOS）電路的發(fā)展，詳細分析了D類功率放大電路的工作原理；理想狀態(tài)下，D類功率放大電路的理論效率可達到100%，遠高于AB類模擬功率放大電路的78.5%。推導了D類功率放大電路CMOS反相器的功率損耗與芯片工作的時鐘頻率、柵極集總電容值以及芯片所需的供電電壓的平方成正比，并以當前主流的集成度達8 000萬個門電路（2 inch2上108個門）的IBM筆記本電腦的CPU芯片為實際案例進行了總功耗分析。實踐表明，將數(shù)字功率放大電路引入大學生課堂教學，可以貼近實際，增強感性認識，提高課堂教學質(zhì)量。

關鍵詞： 數(shù)字功率放大器； 工作原理； 功率損耗； 實例分析

中圖分類號： TN722?34 文獻標識碼： A 文章編號： 1004?373X（2015）20?0107?03

Instance analysis for working principle and power loss of digital power

amplification circuit

HAN Yueping， LI Ruihong， BI Manqing， WANG Liming

（State Center of Electrical and Electronic Demonstration Experiment， North University of China， Taiyuan 030051， China）

Abstract： While the power amplification circuit of “electronic circuit” course in the aspects of textbook compilation or classroom teaching is still taking analog circuit as the main content in colleges， and the digital power amplification circuit is described extremely less， the digital switching gate circuit with low power consumption and high integration is adopted massively in electronic products （especially in laptops and mobile phones） in reality， which separates classroom learning of students from development of electronic technology. In combination with the development of CMOS circuit， the working principle of D?class power amplification circuit is analyzed in detail. The theoretical efficiency of D?class power amplification circuit can reach 100% in ideal condition， and is higher than AB?class analog power amplification circuit of 78.5%. The power loss of CMOS inverter of D?class power amplification circuit is proportional to the working clock frequency， grid lumped capacitance and square of the power supply voltage， which is deduced in this paper. The total power consumption is analyzed by taking the mainstream CPU chip of IBM notebook computer as the practical instance， the chip is integrated with 80 million gate circuits. The practical results show that digital power amplification circuit introduced into the college students classroom teaching can close to life reality， enhance perceptual knowledge， and improve classroom teaching quality.

Keywords： digital power amplifier； working principle； power loss； instance analysis

0 引 言

進入21 世紀以后，各種便攜式的電子設備成為了電子產(chǎn)品的一種重要發(fā)展趨勢，諸如作為通信工具的手機，作為娛樂設備的MP3 播放器，工作必備的手提筆記本，以及期望中的便攜式電視機與DVD，車載電器等，極大地提升了人們的生活質(zhì)量。便攜式電子產(chǎn)品的一個重要發(fā)展特征是采用了低功耗高集成度的數(shù)字開關門電路芯片，以IBM的CPU集成芯片為例，目前集成度達到8 000萬個門電路（2 inch2上108個門）。所有這些便攜式電子產(chǎn)品的一個共同點就是都需要大功率的音頻輸出，都需要電池供電。目前，上述便攜式電子產(chǎn)品大多采用了新型D類功率放大電路，其最大特點就是能夠在保持最低的失真情況下得到高的效率[1?3]。同時，諸如CPU運算速度仍然緩慢、采用鋰電池供電的大屏幕手機待機時間過短等缺點也非常明顯。因此，制約便攜式電子產(chǎn)品發(fā)展的一個首要因素就是其輸出功率損耗與使用的電池技術(shù)，并直接與人們關注的芯片工作主頻（時鐘頻率）、待機時間（取決于靜態(tài)功率損耗）與使用時間（取決于動態(tài)功率損耗）幾個指標相關。

鑒于目前國內(nèi)“電子技術(shù)”高校課堂教學仍然以低頻段介紹A類、B類及AB類模擬功率放大電路[4?10]、高頻段介紹C類為主，事實上已經(jīng)遠遠滯后于電子技術(shù)的發(fā)展實際，可檢索到的D類功率放大電路文獻則主要討論應用于具體產(chǎn)品中的實際電路[11?13]，無論對高校師生還是工程技術(shù)人員，都缺乏對D類功放基本原理直接學習的渠道。本文以單個數(shù)字開關門電路為例，詳細分析D類功率放大電路工作原理與總功率損耗，為高校師生全面掌握集成門電路芯片的技術(shù)發(fā)展提供一定的基礎理論參考。

1 單個NMOS管門電路

1.1 門電路組成

（1） 電路組成

20世紀80年代以前，受限于P溝道MOS管工藝限制等因素，集成芯片內(nèi)部的開關門電路仍是由單個NMOS管構(gòu)成。NMOS管的開關特性與晶體三極管類似但遠優(yōu)于三極管。反相器的基本電路如圖1所示。C等效為NMOS門驅(qū)動的同類負載門電路的柵極電容集總。

圖1 NMOS反相器

1.2 工作原理

工作于開關狀態(tài)的NMOS門電路輸入信號ui是周期為T的方波時鐘信號，T1時間為低電平，T2時間為高電平，T1=T2=[T2]。輸入信號波形如圖2所示。

（1） 輸入信號為低電平T1期間，ui

（2） 輸入信號為高電平T2期間，ui>UGS（th），NMOS管導通，等效導通電阻為RON，其值很小，電容C通過電阻RON放電。

圖2 輸入信號波形

1.3 單管門電路功耗與效率分析

1.3.1 低電平T1期間電源提供的能量

此時，NMOS管斷開，假設電容上的初始電位為0 V，則接通電源的瞬間，流過電阻RD上的充電電流為最大值[VDDRD]；經(jīng)過[（3～5）τ1]的充電時間（其中[τ1=RDC]，一般有[τ1?]T1），電容電位達到最大值VDD，此時電流衰減為0；充電期間，電流值為：

[i1=VDDRDe-tRDC] （1）

集總電容C上的電壓與電阻RD上的電壓電流變化如圖3（b），圖3（c）所示。

圖3 輸入低電平期間工作過程

T1期間，電阻消耗能量，電容儲存能量。其中，電源提供的總能量為：

[EVDD1=0T1VDDi1dt=0T1VDDVDDRDe-tRDCdt=CV2DD（1-e-T1RDC）]

如果[τ1?]T1，則：

[EVDD1≈CV2DD] （2）

電容上儲存的能量為：

[EC=12CV2DD] （3）

則電阻RD消耗的能量為：

[ERD=EVDD1-EC=CV2DD2] （4）

1.3.2 高電平T2期間電源提供的能量

此時NMOS管導通，電容上的能量經(jīng)過[（3～5）τ2]的放電時間（其中[τ2=RONC]，一般有[τ2?]T2）快速放電完畢。同時，電源在T2時間內(nèi)提供的能量為：

[EVDD2=V2DDT2RD+RON] （5）

1.3.3 電源提供的總功率

在一個ui時鐘周期T內(nèi)，可計算電源提供的總功率為：

[PVDD=V2DD2（RD+RON）+CV2DDT?R2D（RD+RON）2 =V2DD2（RD+RON）+CV2DDf?R2D（RD+RON）2]

對單NMOS管電路，RD[?]RON，故可得：

[PVDD≈V2DD2RD+CV2DDf] （6）

式中f為輸入信號的頻率。進一步，將上述PVDD表達式中的兩分量分別記為：

[PStatic=V2DD2RD] （7）

[PDynamic=CV2DDf] （8）

其中：式（7）代表了在一個時鐘周期內(nèi)，電源提供的靜態(tài)功率（待機功率）損耗；式（8）代表了電路的動態(tài)功率（使用功率）損耗。兩分量分別決定了人們在日常使用手機等手提設備中所說的待機時間與使用時間。

1.3.4 效率分析

由式（7）可知，電源的靜態(tài)功率損耗與電源電壓的平方成正比，與RD成反比。而動態(tài)使用功率與電容容值、電源電壓平方、以及時鐘頻率成正比?？梢?，RD越大，靜態(tài)功率損耗越小，時鐘頻率越高，實際使用功率也越大，電路的效率也就越高。比如，目前IBM的CPU集成度最高可達108個門電路，假設其主頻（時鐘頻率）為1 GHz=109 Hz，集總電容C=0.1 fF=10-16 F，電源VDD=5 V，RD=10 kΩ。則可以算得：Pstatic=125 kW，PDynamic=250 W。

可見，動態(tài)使用功率尚在接受范圍內(nèi)，但靜態(tài)功率達到了不可思議值。即使把門電路的電源從5 V降低為1 V，仍然具有25 kW。要想從根本上降低靜態(tài)功率損耗，需要大大增加RD，但實際電路中RD的增加也受到一定制約，這就需要找到一個能替代RD作用的有效元器件。20世紀80年代，隨著各種相關技術(shù)的成熟，CMOS反相器門電路應需而生。

2 CMOS反相器門電路

CMOS反相器的基本電路如圖4所示。

圖4 CMOS反相器的電路組成

VTP是PMOS管，VTN是NMOS管，它們的柵極短接作為輸入端，漏極短接作為輸出端，VTP的源極接電源VDD，VTN的源極接地。要求VDD>2UGS（th），其中UGS（th）=UGS（th）N=|UGS（th）P|。

3 CMOS反相器門電路功耗分析

CMOS門電路輸入信號ui仍然是圖2所示的周期為T的方波信號，C等效為驅(qū)動的CMOS負載門電路的柵極電容集總。

（1） 低電平T1期間。當輸入為低電平，即ui=0 V時，由于UGSN=0 V|UGS（th）P|，VTP導通，等效導通電阻為RONP，其值很小，幾乎為0。電源給集總電容快速充電，且電源提供的總功率為：

[PVDD=CV2DDT=CV2DDf]

式中f為輸入信號的頻率。

圖5 CMOS反相器的工作電路

（2） 當輸入為高電平，即ui=VDD時，由于UGSN=VDD> UGS（th）N，VTN導通，等效導通電阻為RONP，其值很小，幾乎為0，故反相器共漏極輸出為0。由于[UGSP=0

（3） 電源提供的總功率與效率分析。由上述分析可得，在理想情況下，功率器件VTP導通時導通電阻為零，沒有電壓降，器件不消耗功率，輸出電壓幅度幾乎與電源電壓VDD值相同；關斷時VTP電阻為無窮大，沒有電流流過，器件也不消耗功率，輸出電壓幾乎為零。CMOS反相器無論電路處于何種狀態(tài)，VTN，VTP中總有一個是截止的，所以它的靜態(tài)功耗很低，理論上靜態(tài)功率損耗為0。電源在整個周期T內(nèi)提供的總功率為[CV2DDf]，理論上開關類功率放大器能夠?qū)㈦娫垂β薀o損耗地轉(zhuǎn)換輸出到負載上，全部轉(zhuǎn)變?yōu)樨撦d的動態(tài)使用功率。所以這類功率放大電路的效率理論上可達到100%。

4 結(jié) 語

本文從集成數(shù)字門電路芯片內(nèi)部的單個數(shù)字門為例，詳述了D類功率放大電路的工作原理與效率，理論上，D類功率放大電路的效率可達到100%，遠高于AB類模擬功率放大電路的78.5%。然而，在實際使用中，半導體元器件均有漏電流存在，故開關器件VTP與VTN實際上總要消耗部分功率。此外，可得出：

（1） 為了降低電子設備的功率損耗，提高電池供電的使用時間，芯片所需的電壓值至關重要，功率損耗隨著電源電壓VDD的降低成平方倍減小。

（2） 為了提高電子設備的快速響應時間，比如筆記本電腦的CPU主頻，電源（電池）的功率損耗隨著時鐘頻率f的增加而線性增加。

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