田之俊，段旭

（中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081）

高速可變速率QPSK模擬源設(shè)計(jì)與實(shí)現(xiàn)

田之俊，段旭

（中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081）

通信系統(tǒng)帶寬與速率逐步提高，要求與之匹配的模擬源速率相應(yīng)提高。介紹一種高速且可變速率的QPSK調(diào)制模擬源的實(shí)現(xiàn)方案，數(shù)據(jù)速率為20～600 Mbps且每bit可變。詳細(xì)描述了核心并行數(shù)控振蕩器（NCO）及成型濾波模塊的設(shè)計(jì)與實(shí)現(xiàn)，對(duì)工程應(yīng)用以及測(cè)試結(jié)果進(jìn)行了分析。結(jié)果表明模擬源各項(xiàng)功能指標(biāo)達(dá)到了設(shè)計(jì)要求，設(shè)計(jì)靈活，可擴(kuò)展性強(qiáng)，滿(mǎn)足多速率通信系統(tǒng)的測(cè)試要求。

可變速率；QPSK；模擬源；數(shù)字控制振蕩器

0 引言

四相相移鍵控（QPSK）是一種多進(jìn)制調(diào)制方式，其基本思想就是利用4種不同相位來(lái)表征需要傳輸?shù)臄?shù)字信息特性。QPSK抗干擾能力強(qiáng)，具有較高的頻譜利用率和較好的誤碼性能，且實(shí)現(xiàn)復(fù)雜度較小，解調(diào)理論成熟，在衛(wèi)星通信、移動(dòng)通信等領(lǐng)域得到廣泛的應(yīng)用［1］。

隨著數(shù)字通信技術(shù)的飛速發(fā)展，數(shù)據(jù)傳輸業(yè)務(wù)不斷增加，相應(yīng)數(shù)據(jù)傳輸速率也越來(lái)越高。目前國(guó)內(nèi)高達(dá)600 Mbps的數(shù)據(jù)傳輸系統(tǒng)正在研制，與之相對(duì)應(yīng)的模擬源測(cè)試系統(tǒng)的需求也越來(lái)越迫切?，F(xiàn)有的QPSK模擬源大多數(shù)據(jù)速率較低，且功能單一，不能滿(mǎn)足高速數(shù)傳系統(tǒng)多速率的測(cè)試要求［2］。針對(duì)這一問(wèn)題，提出了基于FPGA的數(shù)字式高速可變速率模擬源的方案。

1 模擬源方案

針對(duì)高速數(shù)傳系統(tǒng)的測(cè)試要求，模擬源的指標(biāo)要求如下：

①載波：720 MHz／1 200 MHz；

②多普勒：范圍±1 MHz，變化率45 kHz／s；

③掃描方式：正弦、線(xiàn)性；

④符號(hào)速率：20～600 Mbps每bit可變。

模擬源方案框圖如圖1所示。

圖1 模擬源方案

要求數(shù)據(jù)速率為20～600 Mbps，且每bit連續(xù)可變，對(duì)于QPSK調(diào)制，相當(dāng)于數(shù)據(jù)時(shí)鐘在10～300 MHz范圍內(nèi)連續(xù)可變，精度小于1 Hz。這在FPGA內(nèi)部無(wú)法實(shí)現(xiàn)，考慮采用高速DAC實(shí)現(xiàn)。通過(guò)并行NCO算法，控制高速DAC產(chǎn)生40～1 200 MHz的時(shí)鐘信號(hào)，四分頻后給FPGA作為可變的數(shù)據(jù)時(shí)鐘。同時(shí)將時(shí)鐘信號(hào)分路后作為2個(gè)數(shù)據(jù)DAC的工作時(shí)鐘，將4倍內(nèi)插、成型濾波后的I路和Q路數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)輸出，經(jīng)過(guò)模擬正交調(diào)制及帶通濾波后輸出QPSK調(diào)制模擬源信號(hào)。

模擬源通過(guò)通信接口接收監(jiān)控計(jì)算機(jī)下發(fā)的基帶數(shù)據(jù)以及控制指令?；鶐?shù)據(jù)存儲(chǔ)到緩存模塊，然后經(jīng)過(guò)成型濾波器發(fā)送給數(shù)據(jù)DAC?？刂浦噶畎〝?shù)據(jù)速率和載波動(dòng)態(tài)2種。數(shù)據(jù)速率指令通過(guò)下發(fā)頻率控制字的方式控制并行NCO產(chǎn)生相應(yīng)頻率的數(shù)據(jù)時(shí)鐘；載波動(dòng)態(tài)指令控制本振模塊產(chǎn)生相應(yīng)動(dòng)態(tài)特性的載波，包括線(xiàn)性?huà)呙韬驼覓呙?種模式，掃描范圍和掃描速率等可設(shè)置。

2 核心模塊設(shè)計(jì)

2.1 并行NCO設(shè)計(jì)實(shí)現(xiàn)

由方案分析可知，需產(chǎn)生最高頻率為1 200 MHz的時(shí)鐘信號(hào)，要求高速DAC的轉(zhuǎn)換速率大于2.5 Gsps。根據(jù)FPGA內(nèi)部工作頻率要求，采用16倍降速處理，即16路NCO模塊并行實(shí)現(xiàn)［3，4］。

設(shè)需要產(chǎn)生的時(shí)鐘信號(hào)表達(dá)式為：

式中，fs為采樣頻率；f0為輸出信號(hào)頻率；n為采樣點(diǎn)。16倍降速處理，對(duì)于每一路相當(dāng)于對(duì)原始信號(hào)進(jìn)行16倍抽取，并且每一路都有一個(gè)初始相位。設(shè)每路信號(hào)表達(dá)式為：

式中，fs′為各通道等效采樣率；θi為各通道初始相位。根據(jù)數(shù)據(jù)抽取理論［2］，有fs′＝fs／16，且相鄰?fù)ǖ乐g的相位差一個(gè)采樣點(diǎn)，即

故各通道初始相位為：

由于原始頻率控制字為：

式中，N為頻率控制字位寬。則并行NCO各通道的頻率控制字為：

各通道初始相位控制字為：

將式（3）、式（4）和式（5）帶入可得：

因此根據(jù)需要產(chǎn)生的時(shí)鐘頻率控制字，可計(jì)算出并行16個(gè)NCO的頻率控制字與相位控制字，從而同時(shí)得到16個(gè)采樣數(shù)據(jù)，發(fā)送給高速DAC，完成時(shí)鐘信號(hào)的產(chǎn)生。

2.2 成型濾波器設(shè)計(jì)實(shí)現(xiàn)

2.2.1 成型濾波器設(shè)計(jì)

為了節(jié)約頻譜資源，減小碼間串?dāng)_，降低誤碼率，需要對(duì)發(fā)射信號(hào)進(jìn)行帶限，即成型濾波。根據(jù)奈奎斯特準(zhǔn)則要求以及信號(hào)頻譜特性，通常采用平方根升余弦濾波器，其傳輸特性［5，6］為：

式中，T為碼元周期；α為滾降系數(shù)，定義為α＝fΔ／fN，如圖2所示，fN為無(wú)碼間串?dāng)_的理想低通特性帶寬，即奈奎斯特帶寬，fΔ為超出奈奎斯特帶寬的擴(kuò)展量。濾波器帶寬B＝fΔ＋fN＝（1＋α）fN，而頻帶利用率定義為：

可見(jiàn)α越大，頻譜在截止頻率處越光滑，但是頻譜利用率越低，需要根據(jù)實(shí)際情況綜合考慮［7，8］。

圖2 滾降定義

由開(kāi)始分析知，本方案成型濾波為4倍內(nèi)插濾波器，通過(guò)MATLAB工具FDATOOL進(jìn)行仿真，綜合考慮各指標(biāo)以及實(shí)現(xiàn)難易程度，確定采用α＝0.6、階數(shù)32的平方根升余弦濾波器。假設(shè)其系數(shù)h0，…，h31，則濾波器可表示為：

式中，x（n）為基帶數(shù)據(jù)映射值，數(shù)據(jù)1映射成1，0映射成－1。采用4倍內(nèi)插多相結(jié)構(gòu)，如果x（n）≠0，則有［9，10］

故有

同理可得

最高工作頻率1 200 MHz的32階內(nèi)插濾波器，通過(guò)多相結(jié)構(gòu)，可采用4個(gè)300 MHz的8階濾波器實(shí)現(xiàn)，每個(gè)濾波器系數(shù)為原始濾波器系數(shù)的4倍抽取，大大降低實(shí)現(xiàn)難度。

2.2.2 成型濾波DA算法實(shí)現(xiàn)

FPGA內(nèi)部的高速濾波器通常采用分布式（DA）算法實(shí)現(xiàn)，即將乘加運(yùn)算通過(guò)查找表、移位和累加等操作實(shí)現(xiàn)，提高運(yùn)算速度，其實(shí)現(xiàn)結(jié)構(gòu)如圖3所示［11，12］。

圖3 DA算法實(shí)現(xiàn)結(jié)構(gòu)

系數(shù)表預(yù)先存儲(chǔ)到查找表中，數(shù)據(jù)x（n）相應(yīng)的位拼接組合作為查找表的地址，輸出的數(shù)據(jù)乘以相應(yīng)的2的冪次方后經(jīng)過(guò)流水線(xiàn)加法器進(jìn)行累加，最終得到濾波結(jié)果y（n）。其中N為濾波器階數(shù)，B為x（n）的位寬。

鑒于系統(tǒng)的特殊性，基帶數(shù)據(jù)為單比特1／0數(shù)據(jù)，映射后為1／－1，將求和運(yùn)算整合到查找表中，通過(guò)查表就可完成整個(gè)濾波運(yùn)算。實(shí)現(xiàn)框圖如圖4所示。

圖4 成型濾波實(shí)現(xiàn)

將4組系數(shù)分別整合成4個(gè)查找表，使用ROM實(shí)現(xiàn)，其深度為28＝256，8為各濾波器階數(shù)。位寬根據(jù)數(shù)據(jù)DAC的分辨率確定，為12位。濾波后并行數(shù)據(jù)由LVDS發(fā)送模塊提速后輸出給數(shù)據(jù)DAC。其中查找表內(nèi)容如表1所示。

表1 查找表

3 工程實(shí)現(xiàn)與應(yīng)用

3.1 平臺(tái)實(shí)現(xiàn)

基于核心算法模塊，處理器選用Altera公司FPGA-EP3SL340，其充足的內(nèi)部資源及良好性能保證高速采集、存儲(chǔ)和處理的順利完成。

高速DAC選用e2v公司的12位高速DAC芯片EV12DS130，最高轉(zhuǎn)換速率可達(dá)3 Gsps。綜合考慮，取采樣速率為2.7 Gbps，為了FPGA能穩(wěn)定工作，采用16倍降速處理，F(xiàn)PGA內(nèi)部工作時(shí)鐘為168.75 MHz。為了保證數(shù)據(jù)速率精度，取32位的頻率控制字以及相位控制字，輸出時(shí)鐘信號(hào)精度為2.7 GHz／232＝0.629 Hz，數(shù)據(jù)時(shí)鐘精度為0.629／4＝0.157 Hz，遠(yuǎn)小于1 Hz，滿(mǎn)足要求。

數(shù)據(jù)DAC選用ADI的12位DAC芯片AD9735，最高轉(zhuǎn)換速率1 200 Msps，對(duì)應(yīng)FPGA內(nèi)部最高工作頻率300 MHz，滿(mǎn)足實(shí)現(xiàn)要求。由于數(shù)據(jù)速率覆蓋范圍大，AD9735轉(zhuǎn)換速率從40～1 200 Msps，在不同頻段對(duì)數(shù)據(jù)時(shí)延要求不同，需要通過(guò)其SPI控制端口調(diào)整LVDS控制寄存器的數(shù)據(jù)建立、保持時(shí)間，保證時(shí)序穩(wěn)定，輸出頻譜純凈。

3.2 應(yīng)用與分析

目前模擬源已在某高速數(shù)傳系統(tǒng)中得到應(yīng)用，各模塊工作正常，各項(xiàng)功能及技術(shù)指標(biāo)均達(dá)到了設(shè)計(jì)要求。通過(guò)監(jiān)控指令可靈活控制調(diào)制數(shù)據(jù)速率，滿(mǎn)足系統(tǒng)多種情況的測(cè)試要求。

針對(duì)大范圍數(shù)據(jù)速率下的時(shí)序問(wèn)題，模擬源自動(dòng)根據(jù)數(shù)據(jù)速率估算數(shù)據(jù)DAC的延時(shí)要求，通過(guò)內(nèi)部LVDS控制寄存器微調(diào)數(shù)據(jù)總線(xiàn)的時(shí)延，包括數(shù)據(jù)建立時(shí)間和保持時(shí)間，保證時(shí)序穩(wěn)定。

4 結(jié)束語(yǔ)

采用高性能FPGA為算法核心，轉(zhuǎn)換速率高達(dá)3 Gsps的超高速DAC為基礎(chǔ)，輔助2個(gè)高速DAC開(kāi)發(fā)的硬件平臺(tái)，為高速模擬源的實(shí)現(xiàn)提供了硬件基礎(chǔ)；并行NCO、多相濾波器等高速并行數(shù)字信號(hào)處理算法的研究、推導(dǎo)與分析，為數(shù)字式模擬源實(shí)現(xiàn)提供了理論依據(jù)；通過(guò)高速時(shí)序設(shè)計(jì)、時(shí)序約束等設(shè)計(jì)調(diào)試方法，保證了模擬源各項(xiàng)功能指標(biāo)的穩(wěn)定可靠。測(cè)試和實(shí)際使用證明，該模擬源系統(tǒng)操作簡(jiǎn)單、使用方便、功能強(qiáng)大、工作穩(wěn)定可靠，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。

［1］郝英川，吳海燕.采用FPGA實(shí)現(xiàn)突發(fā)QPSK調(diào)制器［J］.無(wú)線(xiàn)電工程，2007，37（1）：59－60.

［2］鄧建華.高速數(shù)傳系統(tǒng)中的直接數(shù)字射頻調(diào)制解調(diào)技術(shù)［D］.成都：電子科技大學(xué)，2003.

［3］費(fèi)義偉.基于FPGA的調(diào)制解調(diào)器的設(shè)計(jì)［D］.哈爾濱：哈爾濱工業(yè)大學(xué)，2007.

［4］竇宇洋.衛(wèi)星通信中的高速數(shù)傳調(diào)制技術(shù)研究［D］.長(zhǎng)沙：國(guó)防科學(xué)技術(shù)大學(xué)，2003.

［5］皇甫堪，陳建文，樓生強(qiáng).現(xiàn)代數(shù)字信號(hào)處理［M］.北京：電子工業(yè)出版社，2003：401－475.

［6］張松軼.基于FPGA的平方根升余弦濾波器設(shè)計(jì)［J］.無(wú)線(xiàn)電通信技術(shù)，2012，38（3）：43－46.

［7］李?lèi)?ài)紅，肖山竹，張 琛，等.高速成形濾波器的設(shè)計(jì)與實(shí)現(xiàn)［J］.電路與系統(tǒng)學(xué)報(bào)，2006，11（5）：90－92.

［8］張 琛，朱 江，張爾揚(yáng).高速數(shù)傳系統(tǒng)中成形濾波器的研究［J］.通信技術(shù)，2002（10）：18－19.

［9］楊小牛，樓才義，徐建良.軟件無(wú)線(xiàn)電原理與應(yīng)用［M］.北京：電子工業(yè)出版社，2001：8－57.

［10］陳東華.升余弦滾降基帶成形內(nèi)插濾波器的FPGA實(shí)現(xiàn)［J］.華僑大學(xué)學(xué)報(bào)，2006，27（3）：310－312.

［11］張維良，郭興波，潘長(zhǎng)勇.平方根升余弦滾降FIR數(shù)字濾波器的設(shè)計(jì)［J］.電訊技術(shù)，2002（6）：51－55.

［12］張建偉，展雪梅.FIR數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)［J］.無(wú)線(xiàn)電工程，2010，40（6）：54－56.

Design and Implementation of High and Variable Rate QPSK Signal Simulator

TIAN Zhi-jun，DUAN Xu
（The 54th Research Institute of CETC，Shijiazhuang Hebei 050081，China）

The bandwidth and data rate of communication systems are gradually increasing，which requires a corresponding increase in the rate of the simulating source.The implementation scheme of a high and variable data rate QPSK simulating source is introduced，in which the data rate changes from 20 to 600 Mbps with an accuracy of one bit.The design and implementation of the core module including the parallel numerical controlled oscillator and the shaping filter are described in detail.The system engineering appli-cations and test results are analyzed.The results show that the function specifications of the simulating source meet the design require-ments.The system is flexible and easily expanded，which meets the test requirements of multi-rate communication system.

variable data rate；QPSK；signal simulator；NCO

TTN911

A

1003－3106（2015）11－0077－04

10.3969／j.issn.1003－3106.2015.11.20

田之俊，段 旭.高速可變速率QPSK模擬源設(shè)計(jì)與實(shí)現(xiàn)［J］.無(wú)線(xiàn)電工程，2015，45（11）：77－80.

田之俊男，（1986—），碩士，工程師。主要研究方向：航天測(cè)控、陣列信號(hào)處理。

2015-08-21

國(guó)家部委基金資助項(xiàng)目。

段 旭男，（1981—），高級(jí)工程師。主要研究方向：航天測(cè)控、通信與信號(hào)處理。