李鵬飛， 劉淮濤， 吳平志

［1.江蘇省建筑設(shè)計(jì)研究院有限公司，江蘇南京 210029；2.中船重工鵬力（南京）新能源科技有限公司，江蘇南京 211106］

基于FPGA的三相電網(wǎng)不平衡下的鎖相環(huán)設(shè)計(jì)

李鵬飛1， 劉淮濤2， 吳平志2

［1.江蘇省建筑設(shè)計(jì)研究院有限公司，江蘇南京 210029；2.中船重工鵬力（南京）新能源科技有限公司，江蘇南京 211106］

針對(duì)現(xiàn)有的數(shù)字鎖相環(huán)在三相電網(wǎng)電壓不平衡下精度降低的問題，提出了一種基于雙同步坐標(biāo)系解耦軟件鎖相環(huán)（DDSRF-SPLL）的控制策略。分析了DDSRF-SPLL的數(shù)學(xué)模型，根據(jù)DDSRF-SPLL解耦控制策略，采用硬件描述語言VHDL設(shè)計(jì)了基于FPGA的各個(gè)模塊。仿真結(jié)果表明，基于FPGA的鎖相環(huán)抗干擾能力強(qiáng)，對(duì)頻率波動(dòng)具有很好的適應(yīng)性，鎖相效果穩(wěn)定、準(zhǔn)確。

雙同步坐標(biāo)系解耦軟件鎖相環(huán)；電網(wǎng)電壓；FPGA；鎖相精度

0 引 言

鎖相環(huán)(Phase_Locked Loop,PLL)是能鎖定輸入信號(hào)相位的閉環(huán)控制系統(tǒng)。隨著光伏、風(fēng)能等分布式發(fā)電和柔性交流輸電系統(tǒng)(Flexible Alternative Current Transmission Systems,FACTS)的廣泛應(yīng)用,為保證系統(tǒng)快速穩(wěn)定運(yùn)行,需要對(duì)電網(wǎng)電壓相位實(shí)時(shí)跟蹤檢測(cè),確保在電網(wǎng)電壓不平衡或頻率突變時(shí),鎖相環(huán)依然能夠準(zhǔn)確地獲取電壓相位,這就使得鎖相環(huán)成為系統(tǒng)的重要組成部分。常用的鎖相環(huán)基本設(shè)定電網(wǎng)電壓頻率固定為50 Hz,忽略頻率變動(dòng)帶來的影響,實(shí)際電網(wǎng)電壓頻率并非理想化,這樣會(huì)降低鎖相精度。FPGA不占用CPU資源,依靠硬件優(yōu)勢(shì),基于FPGA的三相鎖相環(huán)能快速、準(zhǔn)確鎖相。

電網(wǎng)電壓不平衡與頻率突變?cè)趯?shí)際電網(wǎng)系統(tǒng)中是不可避免的,文獻(xiàn)［1］雖然在算法上進(jìn)行了優(yōu)化,但在電網(wǎng)電壓不平衡下無法實(shí)現(xiàn)準(zhǔn)確的電網(wǎng)鎖相。文獻(xiàn)［2］采用基于雙坐標(biāo)解耦變換來消除不平衡,但仍未考慮電網(wǎng)電壓頻率波動(dòng)帶來的鎖相精度不高問題。

本文針對(duì)電網(wǎng)電壓頻率波動(dòng)造成采樣不準(zhǔn)而導(dǎo)致鎖相精度降低的問題,提出設(shè)計(jì)新型基于FPGA的鎖相環(huán),包括三相鎖相環(huán)的系統(tǒng)原理、算法以及仿真。

1 單同步坐標(biāo)系軟件鎖相環(huán)

1.1 系統(tǒng)建模

單同步坐標(biāo)系軟件鎖相環(huán)(SSRF_SPLL)在電網(wǎng)電壓平衡時(shí),能迅速、準(zhǔn)確獲得正序分量,進(jìn)而有效地檢測(cè)出電網(wǎng)電壓的相位與頻率,其矢量圖如圖1所示,U和UPLL分別為在dq坐標(biāo)系下實(shí)際電網(wǎng)電壓矢量與鎖相環(huán)輸出的電壓矢量。當(dāng)鎖相環(huán)準(zhǔn)確地獲得電網(wǎng)電壓相位時(shí),U和UPLL應(yīng)該是重合的,即θ′與θ相等,顯然通過閉環(huán)控制使得q軸分量為0,其控制原理圖如圖2所示。

圖1 SSRF-SPLL矢量圖

圖2 SSRF-SPLL控制結(jié)構(gòu)圖

假設(shè)電網(wǎng)電壓三相平衡,并令A(yù)相電壓的初始相位為0,則三相電壓可表示為

式中：U－－－電網(wǎng)電壓的最大值；

ω－－－電網(wǎng)電壓角頻率。

轉(zhuǎn)到兩相靜止αβ坐標(biāo)系和同步旋轉(zhuǎn)dq坐標(biāo)系,可得

式中：ωt－－－電網(wǎng)電壓矢量的實(shí)際角度；

θ′－－－鎖相環(huán)的輸出角度。

當(dāng)準(zhǔn)確鎖相后,有

此時(shí),系統(tǒng)開環(huán)傳遞函數(shù)為

閉環(huán)傳遞函數(shù)為

利用MATLAB/Simulink進(jìn)行了SSRF_PLL仿真,結(jié)果如圖3和圖4所示?？梢?SSRF_PLL在電壓平衡時(shí)能迅速鎖相,當(dāng)電網(wǎng)電壓突變不平衡時(shí)輸出角度有偏差,不能精確地跟蹤電網(wǎng)電相位。

圖3 SSRF-SPLL三相系統(tǒng)電壓

圖4 SSRF-SPLL在電壓不平衡時(shí)的輸出角度

2 雙同步坐標(biāo)系軟件鎖相環(huán)

2.1 系統(tǒng)建模

為應(yīng)對(duì)電網(wǎng)電壓負(fù)序分量的干擾,雙同步坐標(biāo)系軟件鎖相環(huán)(DDSRF_SPLL)將電網(wǎng)電壓矢量分成正序、負(fù)序兩個(gè)分量,正序分量對(duì)應(yīng)以ω逆時(shí)針旋轉(zhuǎn)的dq+坐標(biāo)系,其角度為θ′,負(fù)序分量對(duì)應(yīng)_ω′順時(shí)針旋轉(zhuǎn)的dq_坐標(biāo)系,角度為_θ′。U+1和U_1分別為電網(wǎng)電壓正負(fù)序分量,分別以ω角速度逆時(shí)針和順時(shí)針旋轉(zhuǎn)。鎖相環(huán)分別對(duì)U+1和U_1進(jìn)行坐標(biāo)變換,再經(jīng)過解耦控制和低通濾波器(LPF),最終通過PI控制得到電壓頻率和相位。其原理結(jié)構(gòu)圖如圖5所示。

圖5 DDSRF-SPLL原理圖

當(dāng)PLL鎖定相位后,θ′可近似認(rèn)為與ωt相等,則有

其中：

由圖5可知,基于雙坐標(biāo)系變換的解耦控制策略含有非線性環(huán)節(jié),對(duì)其進(jìn)行準(zhǔn)確的建模比較困難,只能進(jìn)行近似的建模分析。在誤差比較小時(shí),其等效傳遞函數(shù)與SSRF_SPLL的相同。由圖5及式(7)、(8),可得開環(huán)傳遞函數(shù)和閉環(huán)傳遞函數(shù)為

2.2 仿真結(jié)果

搭建MATLAB/Simulink仿真,分別模擬t＝0.1 s時(shí)電網(wǎng)電壓突變頻率及系統(tǒng)鎖相效果,如圖6、圖7所示。

圖6 DDSRF-SPLL系統(tǒng)頻率突變

圖7 DDSRF-SPLL頻率突變時(shí)鎖相結(jié)果

含有諧波且不平衡時(shí)的電網(wǎng)電壓及鎖相效果如圖8、圖9所示。

圖8 DDSRF-SPLL電網(wǎng)電壓含有諧波且不平衡

圖9 DDSRF-SPLL電網(wǎng)電壓含有諧波且不平衡鎖相結(jié)果

DDSRF_SPLL在電網(wǎng)電壓不平衡時(shí),能夠準(zhǔn)確檢測(cè)出電壓的相位及電壓頻率。當(dāng)電網(wǎng)頻率發(fā)生變化時(shí),鎖相環(huán)的準(zhǔn)確度不受影響,并對(duì)諧波表現(xiàn)出良好的適應(yīng)性。

3 三相鎖相環(huán)的FPGA設(shè)計(jì)

3.1 控制策略

為避免電網(wǎng)電壓頻率波動(dòng)或突變?cè)斐上到y(tǒng)電壓采樣的不準(zhǔn),本文設(shè)計(jì)基于FPGA的三相鎖相環(huán),采用DDSRF_SPLL控制策略,全部模塊均采用VHDL語言編寫。設(shè)定頻率為50 Hz的標(biāo)準(zhǔn)正弦波,頻率對(duì)應(yīng)FPGA中n個(gè)計(jì)數(shù)單位,設(shè)定每個(gè)電網(wǎng)周期采樣點(diǎn)數(shù)為2 000。FP模塊的作用類似于分頻器,系統(tǒng)輸出的電網(wǎng)頻率反饋給FP模塊,然后輸出與之對(duì)應(yīng)的電網(wǎng)電壓采樣頻率,送給A/D采樣模塊和DQ解耦模塊。對(duì)于A/D采樣模塊,當(dāng)電網(wǎng)電壓頻率波動(dòng)時(shí),每個(gè)周期采樣點(diǎn)數(shù)保持不變,但采樣頻率隨反饋的電網(wǎng)電壓計(jì)數(shù)單位而改變。經(jīng)過坐標(biāo)變換得到一個(gè)周期的存放在FIFO中,當(dāng)電網(wǎng)電壓頻率波動(dòng)時(shí), FIFO的輸出與輸入不相等,其偏差經(jīng)過比例積分環(huán)節(jié)的調(diào)整,能迅速調(diào)整角頻率,進(jìn)而改變采樣頻率,保證采樣精度,提高鎖相效果。同時(shí),FIPI模塊輸出開始信號(hào)用來采樣,輸出的鎖相環(huán)角度送給正弦、余弦模塊,計(jì)算后再輸出到DQ解耦模塊。

為方便仿真,模擬三相電網(wǎng)電壓頻率突變和三相不平衡并將三相電網(wǎng)電壓值固化在ROM中,存放在A/D模塊中。

3.2 試驗(yàn)結(jié)果

基于FPGA的三相不平衡電壓下的檢測(cè)結(jié)果如圖10所示。可以看出,基于FPGA硬件的三相鎖相環(huán)設(shè)計(jì)能夠?qū)崟r(shí)檢測(cè)并追蹤三相電壓的相位。

圖10 基于FPGA的三相不平衡電壓下的檢測(cè)結(jié)果

4 結(jié) 語

本文分析了三相鎖相環(huán)的基本原理,針對(duì)單/雙同步坐標(biāo)軸系軟件鎖相環(huán)建立模型并進(jìn)行Simulink和FPGA仿真。仿真結(jié)果表明,基于FPGA硬件實(shí)現(xiàn)的三相PLL可實(shí)時(shí)跟蹤三相電壓頻率和相位,其動(dòng)態(tài)和靜態(tài)特性均良好,完全適應(yīng)分布式發(fā)電和柔性交流輸電系統(tǒng)中鎖相的要求。

[1] SUN B，DAI N Y，CHIO U F，et al.FPGA-baSed decouPled double SynchronouS reference frame PLL for active PoWer filterS[J].IEEE Conference on InduStrial ElectronicS and APPlicationS，2011（6）：2145-2150.

[2] 洪小圓，呂征宇.基于同步參考坐標(biāo)系的三相數(shù)字鎖相環(huán)[J].電工技術(shù)學(xué)報(bào)，2012（11）：203-210.

[3] 孔雪娟，羅昉，彭力，等.基于周期控制的逆變器全數(shù)字鎖相環(huán)的實(shí)現(xiàn)和參數(shù)設(shè)計(jì)[J].中國電機(jī)工程學(xué)報(bào)，2007（1）：60-64.

[4] 張興，張崇巍.PWM整流器及其控制[M].北京：機(jī)械工業(yè)出版社，2012.

[5] ZHANG Z J，LI H，ZHANG X，et al.Simulation and modelling of SoftWare PhaSe-locked looPbaSed on Single/double SynchronouS coordinate SyStem [J].PoWer SyStem Protection and control，2009，39（11）：138-144.

DeSign of PhaSe-locked LooP Under Unbalanced Three-PhaSe PoWer Grid BaSed on FPGA

LIPengfei1,LIU Huaitao2,WU Pingzhi2
［1.Jiangsu Provincial Archtectural Design&Research Institute Ltd.,Co.,Nanjing 210029,China；2.CSIC Pride(Nanjing)New Energy Technology Co.Ltd.,Nanjing 211106,China］

Aiming at the lower precision problem of existing phase_locked loop under the condition of unbalanced three_phase grid voltage,this paper proposed a control strategy of decoupled double synchronous coordinate system software phase_locked loop(DDSRF_SPLL).Themathematicalmodel of DDSRF_SPLL was analyzed.According to the decoupled control strategy of DDSRF_SPLL,various modules based on FPGA were designed by using hardware description language VHDL.The simulation results show that the phase_locked loop based on FPGA has advantages of strong anti_interference capacity,good adaptability for frequency fluctuation,stable and accurate phase_locking.

decouPled double SynchronouScoordinate SyStem SoftWare PhaSe-locked looP（DDSRF-SPLL）；grid voltage；FPGA；PhaSe-locked PreciSion

TU 852

A

1674-8417(2015)12-0049-05

2015- 11- 10

劉淮濤（1985-），男，工程師，從事電子技術(shù)方面的研究。

吳平志（1990-），男，從事配電網(wǎng)諧波治理及無功補(bǔ)償技術(shù)方面的研究。