葉 然 張春偉 劉斯揚 孫偉鋒

(東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心, 南京 210096)

考慮場板邊緣效應(yīng)的SOI-pLDMOS表面電場模型及器件優(yōu)化設(shè)計

葉 然 張春偉 劉斯揚 孫偉鋒

(東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心, 南京 210096)

針對帶有柵極場板的絕緣體上硅p型橫向雙擴散場效應(yīng)晶體管(SOI-pLDMOS),提出了一種新型表面電場解析模型.相比于傳統(tǒng)模型,該模型充分考慮了場板邊緣效應(yīng)對電場分布的影響,驗證結(jié)果顯示新模型能更好地符合Medici數(shù)值仿真結(jié)果.此外,基于所建立的器件表面電場模型,研究了柵極場板長度(包括多晶硅場板和金屬場板)及漂移區(qū)摻雜濃度對器件表面電場分布和擊穿特性的影響,進而對SOI-pLDMOS進行了優(yōu)化設(shè)計.流片測試表明,所建立的新型表面電場解析模型能夠很好地指導(dǎo)器件參數(shù)設(shè)計,實現(xiàn)了器件耐壓和導(dǎo)通電阻的最佳折中.

解析模型;表面電場;SOI-pLDMOS;邊緣效應(yīng)

p型橫向雙擴散場效應(yīng)晶體管(p-type lateral double diffusion MOS transistor, pLDMOS)具有高擊穿電壓、高輸入阻抗、高開關(guān)速度以及便于集成等優(yōu)點.絕緣體上硅(silicon on insulator, SOI)技術(shù)則具有全介質(zhì)隔離和低寄生等優(yōu)勢,可以在功率集成電路(power integrated circuit, PIC)中實現(xiàn)功率器件和邏輯電路之間的有效電學(xué)隔離.因此,高壓SOI-pLDMOS已廣泛應(yīng)用于新一代平板顯示驅(qū)動芯片、浮柵驅(qū)動芯片、電源管理芯片及音頻功放芯片中[1].

如何在滿足耐壓的基礎(chǔ)上降低器件的導(dǎo)通電阻,實現(xiàn)耐壓和導(dǎo)通電阻的最佳折中是高壓器件設(shè)計領(lǐng)域的研究熱點[2-4].通過求解二維泊松方程,獲得器件表面電場分布與器件設(shè)計參數(shù)的關(guān)系,能很好地幫助設(shè)計者根據(jù)應(yīng)用背景設(shè)計出最合適的器件.雖然對帶有場板的高壓器件解析模型已有一定的研究[5-7],但目前報道的建模方法中都還沒有考慮到場板的邊緣效應(yīng)對器件表面電場的影響.場板的邊緣效應(yīng)不僅會影響其正下方區(qū)域的電場,還會對相鄰區(qū)域的電場有調(diào)節(jié)作用.因此沒有考慮場板邊緣效應(yīng)的模型所得出的表面電場與實際表面電場會產(chǎn)生較大的誤差,影響模型的精確性.

本文在充分考慮場板邊緣效應(yīng)的基礎(chǔ)上,建立了精確的SOI-pLDMOS器件表面電場的解析模型.通過Tsuprem-4和Medici數(shù)值仿真發(fā)現(xiàn),考慮場板邊緣效應(yīng)后的模型更符合器件的實際情況.此外,本文還基于該模型分析了漂移區(qū)摻雜濃度和柵極場板長度對器件表面電場的影響,進而設(shè)計了一個擊穿電壓高于200 V的SOI-pLDMOS器件.流片測試結(jié)果顯示該建模方法準(zhǔn)確有效,能有效指導(dǎo)器件的優(yōu)化設(shè)計.

1 二維解析模型

本文所要研究的SOI-pLDMOS器件結(jié)構(gòu)如圖1所示.傳統(tǒng)二維解析模型求解方法中對器件的分區(qū)方法如圖1所示[8],各區(qū)域滿足的泊松方程及邊界條件為

(1)

(2)

(3)

(4)

i=2,3

(6)

φi-1(Li-1,0)=φi(Li-1,0)i=2,3

(7)

圖1 SOI-pLDMOS剖面結(jié)構(gòu)圖

(8)

式中,Pdrf為器件p型漂移區(qū)的摻雜濃度;tox為氧埋層的厚度;tep為外延層厚度;tox1為器件上表面氧化層厚度;tgate為柵氧化層的厚度;εsi為硅的相對介電常數(shù);εox為氧化層的相對介電常數(shù);L1,L2分別為多晶硅場板和金屬場板長度;L3為漂移區(qū)長度.

關(guān)態(tài)條件下,器件的柵極和源極接地,漏極接負(fù)電壓Vd.將邊界條件式(2)～(8)代入式(1),可以求得關(guān)態(tài)條件下器件的表面電場[9-10],即

i=1,2,3

(9)

式中,Vi為器件在區(qū)域分界處的電勢,i=1,2,3;V0=0,L0=0,V3=Vd.

本文所研究的SOI-pLDMOS器件的結(jié)構(gòu)參數(shù)為:Pdrf=2×1015cm-3,tep=7 μm,tgate=0.4 μm,tox1=1.4 μm,tox=1 μm,L1=3 μm,L2=9.5 μm,Vd=-170 V.在上述條件下,由式(9)得到的模型計算結(jié)果與Medici數(shù)值仿真結(jié)果見圖2.由圖可見,傳統(tǒng)解析模型得到的表面電場與仿真結(jié)果在多晶硅場板末端和金屬場板末端存在偏差.這是因為場板具有邊緣效應(yīng),場板不僅會影響圖1中區(qū)域1和2的場板正下方的電場,還會對區(qū)域2和區(qū)域3中靠近場板末端區(qū)域的電場有調(diào)節(jié)作用,而傳統(tǒng)的分區(qū)方法會忽略這一影響.

圖2 SOI-pLDMOS表面電場分布

本文所建立的新模型如圖3所示,將SOI-pLDMOS分成5個部分,原有區(qū)域1,2,3變?yōu)閰^(qū)域1,3,5,相比于傳統(tǒng)模型,本文增加了區(qū)域2和區(qū)域4以考慮場板的邊緣效應(yīng).各區(qū)域的泊松方程及邊界條件為

(10)

(11)

(12)

(13)

(14)

(15)

(16)

(18)

圖3 SOI-pLDMOS剖面結(jié)構(gòu)圖

在模型中,認(rèn)為場板末端相鄰區(qū)域內(nèi)電勢為線性遞增變化,所以在區(qū)域2和區(qū)域4中增加了虛擬場板以模擬場板邊緣效應(yīng)對場板末端相鄰區(qū)域內(nèi)電場所造成的影響.對此,采用下式來描述虛擬場板各處的電勢:

(19)

式中,Ldrf為器件漂移區(qū)的長度;hi為場板下方氧化層的厚度.

圖4顯示了區(qū)域2和區(qū)域4中虛擬場板下表面氧化層中電勢的模型計算結(jié)果和Medici數(shù)值仿真結(jié)果.由圖可見,仿真得到的虛擬場板下表面氧化層中的電勢呈線性分布,且和模型結(jié)果能夠較好地吻合.

(a) 多晶硅虛擬場板

(b) 金屬虛擬場板

將邊界條件式(11)～(18)代入式(10),求得新模型器件表面的電場解析式為

i=1,2,…,5

(20)

圖5給出了傳統(tǒng)模型、新模型和Medici數(shù)值仿真得到的SOI-pLDMOS器件表面電場的分布圖.由圖可見,考慮場板邊緣效應(yīng)的新模型結(jié)果與仿真結(jié)果吻合較好,但仍存在較小的差異.導(dǎo)致這些差異的原因是解析模型采用的是平均值代替漂移區(qū)摻雜濃度,而實際仿真中漂移區(qū)摻雜濃度的分布是非線性的.但這些差異的影響很小,不影響模型的使用.

圖5 新模型SOI-pLDMOS表面電場分布

2 優(yōu)化與討論

從圖5中也可看出,原目標(biāo)器件表面電場的分布并不均勻,容易在柵極金屬末端發(fā)生提前擊穿.因此,可以利用解析模型研究柵極場板長度和漂移區(qū)摻雜濃度等參數(shù)對擊穿電壓的影響,從而對器件進行進一步的優(yōu)化.

2.1 柵極場板的優(yōu)化

在柵極場板模型中,固定柵極場板的長度,調(diào)節(jié)Vd使峰值電場達到材料的臨界電場(3×105V/cm),此時的Vd即為器件的擊穿電壓.圖6為不

圖6 不同場板長度下器件表面電場分布

同柵極場板長度下的表面電場分布及其擊穿電壓變化.由圖可見,隨著金屬場板長度的減小,多晶硅場板產(chǎn)生的峰值隨之增加.這是因為金屬場板長度過短,末端靠近多晶硅場板,多晶硅場板與金屬場板末端產(chǎn)生的電勢線集中在較小的范圍內(nèi),使多晶硅場板末端的電場峰值增加.此外,如果多晶硅場板長度增加且末端離金屬場板越近,也會導(dǎo)致電勢線集中在較小的范圍內(nèi),使多晶硅場板末端電場峰值增加,影響器件擊穿電壓.

綜合考慮多晶硅場板和金屬場板,當(dāng)多晶硅場板長度為3 μm,金屬場板長度為5.5 μm時,器件表面電場分布最為均勻,其擊穿電壓也最大,為-225 V.

2.2 漂移區(qū)摻雜濃度的優(yōu)化

漂移區(qū)摻雜濃度是高壓器件設(shè)計的另一重要參數(shù).利用本文建立的模型,在最優(yōu)多晶硅場板和金屬場板的長度下,研究不同漂移區(qū)摻雜濃度對器件擊穿電壓的影響.

圖7顯示了在不同漂移區(qū)摻雜濃度下器件的表面電場分布.從圖中可以看到,隨著漂移區(qū)摻雜濃度的增加,在多晶硅場板末端產(chǎn)生的電場峰值也隨之增加.這是因為多晶硅場板末端離p型漂移區(qū)和n阱形成的pn結(jié)很近.根據(jù)pn結(jié)電場公式[11],當(dāng)摻雜濃度增加時pn結(jié)中的電場也增加,這就導(dǎo)致了多晶硅場板末端的電場增加.所以,器件的擊穿電壓下降.為了避免在多晶硅場板末端形成過高的電場峰值,故漂移區(qū)的摻雜濃度不能過高.

圖7 不同漂移區(qū)摻雜濃度下的表面電場分布

然而,漂移區(qū)摻雜濃度不僅影響器件的擊穿電壓,也會影響器件的導(dǎo)通電阻.所以,漂移區(qū)摻雜濃度的選取要考慮器件耐壓和導(dǎo)通電阻之間的折中關(guān)系.根據(jù)本文所建立的模型,并結(jié)合已有的導(dǎo)通電阻模型[12]得出了圖8所示的器件擊穿電壓和特征導(dǎo)通電阻隨漂移區(qū)摻雜濃度的變化關(guān)系.由圖可見,特征導(dǎo)通電阻與摻雜濃度成反比,器件的擊穿電壓隨漂移區(qū)濃度的增加而下降,這是因為漂移區(qū)摻雜濃度的增加使p型漂移區(qū)和n阱形成的pn結(jié)中的電場變大,從而使器件的擊穿電壓下降.

圖8 特征導(dǎo)通電阻和擊穿電壓隨漂移區(qū)摻雜濃度的變化

考慮到目標(biāo)電路的應(yīng)用需求,設(shè)計要求器件的特征導(dǎo)通電阻小于40 mΩ·cm2,且擊穿電壓要超過-200 V.在圖8中標(biāo)出了設(shè)計要求所規(guī)定的區(qū)域,此時漂移區(qū)摻雜濃度允許范圍為2×1015～4.2×1015cm-3.圖8中也顯示了實際測試結(jié)果,可以看到擊穿電壓的實驗結(jié)果與模型預(yù)測結(jié)果相近,誤差在2.5%以內(nèi).考慮到器件耐壓特性和導(dǎo)通電阻的折中關(guān)系以及存在的工藝波動,確定最優(yōu)參數(shù)為:漂移區(qū)摻雜濃度3×1015cm-3、多晶硅場板長度3 μm、金屬場板長度5.5 μm.

3 結(jié)語

本文建立了一個考慮場板邊緣效應(yīng)的SOI-pLDMOS器件表面電場模型,驗證結(jié)果顯示所建立的模型更符合Medici數(shù)值仿真結(jié)果.此外,應(yīng)用該模型對200 V SOI pLDMOS的結(jié)構(gòu)參數(shù)進行了優(yōu)化,確定最優(yōu)參數(shù)為:漂移區(qū)摻雜濃度3×1015cm-3、多晶硅場板長度3 μm、金屬場板長度5.5 μm,改善了器件的擊穿特性.本文所建立的考慮場板邊緣效應(yīng)的表面電場模型對高壓器件的設(shè)計優(yōu)化具有一定的指導(dǎo)意義.

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Surface electrical field model of SOI-pLDMOS considering edge effect of field plate and optimization design

Ye Ran Zhang Chunwei Liu Siyang Sun Weifeng

(National ASIC System Engineering Technology Research Center, Southeast University, Nanjing 210096, China)

A new surface electrical field analytical model is presented for the p-type lateral double diffusion MOS (metal-oxide-semiconductor) transistor based on silicon on insulator (SOI-pLDMOS) with gate field plate. Compared with the traditional analytical model, the proposed model fully considers the influence of the edge effect of field plate upon the electrical field distribution. The results show that the presented model accords with the Medici simulations better. In addition, based on the new analytical model, the effects of the length of the gate field plate (including the polysilicon field plate and metal field plate) and the concentration of p-drift on electrical field distributions and breakdown characteristics are researched. Also, a SOI-pLDMOS is optimally designed. The test results demonstrate that the new surface electrical field analytical model can guide the design of device parameters and realize the best compromise between the breakdown voltage and on-resistance.

analytical model; surface field; SOI-pLDMOS; edge effect

10.3969/j.issn.1001-0505.2015.02.003

2014-09-16. 作者簡介: 葉然(1991—)，男，碩士生；孫偉鋒(聯(lián)系人)，男，博士，教授，博士生導(dǎo)師，swffrog@seu.edu.cn.

港澳臺科技合作專項資助項目(2014DFH10190)、江蘇省青藍工程資助項目、東南大學(xué)研究生科研基金資助項目(YBPY1403).

葉然,張春偉,劉斯揚,等.考慮場板邊緣效應(yīng)的SOI-pLDMOS表面電場模型及器件優(yōu)化設(shè)計[J].東南大學(xué)學(xué)報:自然科學(xué)版,2015,45(2):214-218.

10.3969/j.issn.1001-0505.2015.02.003

TN432

A

1001-0505(2015)02-0214-05