顧趙宇　王平　傅其詳

摘 要： 設(shè)計(jì)并實(shí)現(xiàn)了一種基于直接數(shù)字合成技術(shù)的信號(hào)源。因利用高性能FPGA芯片和板上大規(guī)模存儲(chǔ)陣列，使該信號(hào)源可以按照直接數(shù)字頻率合成（DDFS）和直接數(shù)字波形合成（DDWS）兩種工作模式產(chǎn)生信號(hào)。首先闡述整個(gè)信號(hào)源的硬件基本結(jié)構(gòu)，然后論述各個(gè)關(guān)鍵模塊的具體設(shè)計(jì)，最后通過(guò)測(cè)試表明該信號(hào)源不僅可以產(chǎn)生線性調(diào)頻、相位編碼等各種常規(guī)信號(hào)，還可以產(chǎn)生各種自定義的復(fù)雜波形信號(hào)，且各項(xiàng)性能指標(biāo)均達(dá)到設(shè)計(jì)要求。

關(guān)鍵詞： 信號(hào)源； FPGA； DDS； 模塊設(shè)計(jì)

中圖分類號(hào)： TN955?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）05?0051?03

Design and implementation of a signal generator based on DDS

GU Zhao?yu1， WANG Ping2， FU Qi?xiang1

（1. State Key Laboratory of Complex Electromagnetic Environment Effects on Electronics and Information System， National University of Defense Technology， Changsha 410073， China； 2. Academic Achievements Office of Scientific Department， National University of Defense Technology， Changsha 410073， China）

Abstract： A radar/jamming signal generator based on direct digital synthesis （DDS） technology was designed and implemented. The signal generator based on advanced FPGA chip and large?scale memory array can work in two modes： DDFS and DDWS. The framework of the signal generator is elaborated in this paper. The design of each important module is revealed. The tested results verify that the generator can produce conventional signals such as linear?frequency?modulated signal and phase?coded signal， as well as complex user?defined radar signal. All the performance indexes of the signal generator can meet the design requirements.

Keywords： signal generator； FPGA； DDS； module design

0 引 言

近年來(lái)，隨著現(xiàn)代科學(xué)技術(shù)的進(jìn)步，信號(hào)源作為各種復(fù)雜系統(tǒng)的重要組成部分，得到了越來(lái)越廣泛的應(yīng)用，從而對(duì)于信號(hào)源的信號(hào)品質(zhì)和波形樣式都提出了更高的要求。性能優(yōu)良的信號(hào)源對(duì)于提高系統(tǒng)的整體性能具有重要的意義。基于此，本文研究并設(shè)計(jì)了一種基于DDS技術(shù)的信號(hào)源，它具有兩種工作模式，既可以產(chǎn)生常用的連續(xù)波、脈沖串、線性調(diào)頻、相位編碼等信號(hào)，還可以產(chǎn)生各種具有復(fù)雜波形的自定義信號(hào)，同時(shí)該系統(tǒng)采用標(biāo)準(zhǔn)6U的CPCI接口，可擴(kuò)展性強(qiáng)，具有廣闊的應(yīng)用前景。

1 信號(hào)源工作原理

20世紀(jì)80年代以來(lái)，直接數(shù)字合成（Direct Digital Synthesis，DDS）技術(shù)得到了廣泛的應(yīng)用，與以往的模擬方法相比，DDS技術(shù)具有以下幾個(gè)優(yōu)點(diǎn)[1]： 一是穩(wěn)定可靠；二是可以產(chǎn)生不同的波形，甚至是復(fù)雜波形，還能方便地改變信號(hào)的參數(shù)，更加靈活；三是信號(hào)的質(zhì)量更多的是取決于存儲(chǔ)器量化位數(shù)、數(shù)/模變換器的非理想特性和數(shù)字時(shí)鐘的精度，因此能夠保證較高的準(zhǔn)確性。其中DDS技術(shù)主要分為基于相位累加的直接數(shù)字頻率合成（DDFS）技術(shù)和基于波形存儲(chǔ)直讀的直接數(shù)字波形合成（DDWS）技術(shù)兩種。DDFS技術(shù)通過(guò)相位累加、幅度查表以及數(shù)/模變換來(lái)產(chǎn)生所需要的模擬信號(hào)，其產(chǎn)生的信號(hào)具有相對(duì)帶寬大、頻率分辨率高、波形參數(shù)控制靈活等特點(diǎn)，但其與DDWS技術(shù)相比，生成波形樣式的靈活性方面有所不足。DDWS技術(shù)是將預(yù)先存儲(chǔ)的經(jīng)理想采樣的數(shù)字波形直接進(jìn)行數(shù)模變換而得到所需的模擬信號(hào)，幾乎可以產(chǎn)生任意波形[2?3]，但是信號(hào)長(zhǎng)度受到存儲(chǔ)器容量大小的制約，同時(shí)也提高了硬件成本。

本設(shè)計(jì)同時(shí)應(yīng)用了上述兩種技術(shù)，利用FPGA提供的DDS軟核實(shí)現(xiàn)了DDFS技術(shù)，主要用來(lái)產(chǎn)生各種常規(guī)信號(hào)；利用板上的大規(guī)模存儲(chǔ)陣列，實(shí)現(xiàn)了DDWS技術(shù)，主要用來(lái)產(chǎn)生各種具有復(fù)雜波形的自定義信號(hào)。

2 信號(hào)源系統(tǒng)硬件平臺(tái)總體設(shè)計(jì)

2.1 系統(tǒng)主要性能指標(biāo)

系統(tǒng)主要性能指標(biāo)如下：

信號(hào)通道數(shù)：2個(gè)；

轉(zhuǎn)換速率：300 MHz/s；

信號(hào)分辨率： 16 b；

通道間幅相一致性：幅度一致性優(yōu)于0.5%，相位一致性控制在1°以內(nèi)。

2.2 系統(tǒng)總體設(shè)計(jì)思路

本信號(hào)源基于標(biāo)準(zhǔn)CPCI接口，具有DDFS和DDWS兩種工作模式，由上位機(jī)軟件進(jìn)行選擇，系統(tǒng)結(jié)構(gòu)圖如圖1所示。

在工作模式一時(shí)，利用計(jì)算機(jī)軟件計(jì)算并通過(guò)串口下發(fā)信號(hào)參數(shù)，F(xiàn)PGA對(duì)串口下發(fā)的參數(shù)進(jìn)行解析、存儲(chǔ)、運(yùn)算后得到波形控制字，然后調(diào)用DDS軟核，通過(guò)相位累加、幅度查表得到需要的數(shù)字波形，最后通過(guò)DAC轉(zhuǎn)換成模擬波形經(jīng)過(guò)放大濾波輸出。在工作模式二時(shí)，利用計(jì)算機(jī)軟件直接下發(fā)數(shù)據(jù)，F(xiàn)PGA將數(shù)據(jù)存儲(chǔ)到板上的SDRAM中，然后將SDRAM中的數(shù)據(jù)讀取出來(lái)直接送到DAC轉(zhuǎn)換成模擬信號(hào)。

3 關(guān)鍵技術(shù)實(shí)現(xiàn)

3.1 時(shí)鐘模塊設(shè)計(jì)與實(shí)現(xiàn)

穩(wěn)定的相參時(shí)鐘是整個(gè)系統(tǒng)能夠運(yùn)行的基礎(chǔ)。本設(shè)計(jì)采用TI公司的CDCE62005來(lái)為系統(tǒng)中的各個(gè)模塊提供穩(wěn)定的相參時(shí)鐘。該芯片是一款多輸入/多輸出的高性能時(shí)鐘芯片，通過(guò)SPI進(jìn)行配置，支持5路差分或10路單端輸出，支持多種電平格式輸出，綜合模式下輸出范圍為4.25 MHz～1.175 GHz，在扇出模式下可達(dá)1.5 GHz；支持2路差分或5路單端輸入，支持多種電平格式輸入，其中接受40 kHz～1 500 MHz的LVPECL輸入，最高800 MHz的LVDS輸入，最高250 MHz的LVCMOS輸入，2～42 MHz的晶振輸入，可由SPI接口進(jìn)行配置來(lái)選擇；內(nèi)置PLL/VCO和環(huán)路濾波器，在輸出500 MHz的情況下相噪可達(dá)到-130 dBc/Hz。整個(gè)系統(tǒng)的時(shí)鐘網(wǎng)絡(luò)如圖2所示。

時(shí)鐘模塊負(fù)責(zé)為FPGA、高速DAC以及大規(guī)模存儲(chǔ)器提供時(shí)鐘 ，同時(shí)也可以為其他板卡提供穩(wěn)定的時(shí)鐘信號(hào)。本設(shè)計(jì)中既可以通過(guò)外部輸入時(shí)鐘，也可以使用板上的25 MHz晶振來(lái)作為時(shí)鐘芯片的輸入，具有較大的靈活性。系統(tǒng)上電后，首先由板上50 MHz晶振將50 MHz時(shí)鐘輸入FPGA，經(jīng)過(guò)DCM的數(shù)字頻率合成后作為SPI配置時(shí)鐘幫助時(shí)鐘芯片完成配置，然后時(shí)鐘芯片根據(jù)配置參數(shù)輸出相應(yīng)的時(shí)鐘信號(hào)。

3.2 超高速DAC設(shè)計(jì)

高性能的數(shù)/模轉(zhuǎn)換器件是信號(hào)源的核心，本設(shè)計(jì)采用了TI公司16 b、1 Gb/s的高性能器件DAC5681，該芯片的數(shù)據(jù)輸入采用LVDS電平格式，既可以提供較高的數(shù)據(jù)率，又可以有效抑制共模干擾。該模塊設(shè)計(jì)框圖如圖3所示。

在設(shè)計(jì)中，2片DAC以及各自后端的模擬電路嚴(yán)格按照對(duì)稱放置，以確保兩路信號(hào)的幅相一致性。同時(shí)對(duì)于DAC的模擬電源進(jìn)行單獨(dú)穩(wěn)壓，并在DAC周圍鋪設(shè)大面積的地，以減小電源噪聲和數(shù)字部分的影響。

3.3 大規(guī)模存儲(chǔ)陣列設(shè)計(jì)

本設(shè)計(jì)中采用2片美光公司的MT47H64M16系列DDR2 SDRAM來(lái)實(shí)現(xiàn)大容量數(shù)據(jù)的高速存儲(chǔ)，每片SDRAM的存儲(chǔ)容量為1 Gb，數(shù)據(jù)位寬為16 b。每路配置1片SDRAM，每片SDRAM采用單獨(dú)的數(shù)據(jù)總線和地址控制總線，滿足系統(tǒng)要求。2片SDRAM在FPGA的控制下完成數(shù)據(jù)的讀/寫，為了減少調(diào)試難度，本設(shè)計(jì)利用了XILINX提供的Memory Interface Generator（MIG）來(lái)開發(fā)DDR2控制器?？刂破鞯脑O(shè)計(jì)主要包括：用戶界面模塊、時(shí)鐘生成模塊、數(shù)據(jù)接口模塊和存儲(chǔ)控制模塊，其原理圖如圖4所示。

3.4 FPGA時(shí)序邏輯控制

本設(shè)計(jì)采用1片賽靈思公司的Spartan3a?DSP XC3SD1800A低功耗、高性能FPGA來(lái)完成整個(gè)系統(tǒng)的時(shí)序邏輯控制。該款芯片內(nèi)部資源豐富[4]，有1.8M個(gè)邏輯門，37 440個(gè)Slice，260 Kb分布式RAM，1 512 Kb塊RAM，84個(gè) DSP48A Slice，運(yùn)算速度達(dá)250 MHz，每對(duì)差分管腳的傳輸速率最高可達(dá)622 Mb/s，對(duì)于DDR2 SDRAM的傳輸速率可以支持達(dá)333 Mb/s。在整個(gè)系統(tǒng)中，F(xiàn)PGA主要承擔(dān)以下任務(wù)：接收并解析上位機(jī)通過(guò)串口下發(fā)的命令并存儲(chǔ)，轉(zhuǎn)入所選擇的工作模式；當(dāng)工作在DDFS模式時(shí)，將從上位機(jī)獲取的命令控制字進(jìn)行運(yùn)算，得到的波形控制字送入DDS核，產(chǎn)生標(biāo)準(zhǔn)的數(shù)字波形信號(hào)；當(dāng)工作在DDWS模式時(shí)，進(jìn)行數(shù)據(jù)緩沖和數(shù)據(jù)重排，將數(shù)據(jù)轉(zhuǎn)換成符合DDR2 SDRAM位寬的數(shù)據(jù)，然后再寫入DDR2 SDRAM中。產(chǎn)生地址和讀、寫等命令，將它們寄存在FIFO中，以便DDR2控制器調(diào)取，完成初始化、讀、寫、刷新等操作。建立與DDR2 SDRAM的數(shù)據(jù)輸入/輸出通道，使得數(shù)據(jù)能夠順利的寫入或讀出。FPGA時(shí)序邏輯狀態(tài)圖見圖5。

4 測(cè)試結(jié)果分析

最后對(duì)本系統(tǒng)進(jìn)行測(cè)試，測(cè)試環(huán)境：測(cè)試采用LeCroy WaveRunner 6200A示波器和安捷倫N9020A頻譜儀。具體測(cè)試信號(hào)為：兩路同時(shí)輸出中心頻率為40 MHz，帶寬為40 MHz，脈寬為20 μs，脈沖重復(fù)周期為100 μs，初相為0°的線性調(diào)頻信號(hào)；兩路同時(shí)輸出中心頻率為50 MHz，碼元長(zhǎng)度為512，碼元寬度為0.1 μs，脈沖重復(fù)周期為100 μs的M序列相位編碼信號(hào)。測(cè)試見圖6～圖9。

5 結(jié) 語(yǔ)

本文給出了一種基于DDS技術(shù)的信號(hào)源設(shè)計(jì)方案，并在工程實(shí)踐中得到了實(shí)現(xiàn)。該信號(hào)源產(chǎn)生信號(hào)的方式靈活，可以產(chǎn)生連續(xù)波、脈沖、線性調(diào)頻、相位編碼、各種調(diào)制噪聲等復(fù)雜信號(hào)。通過(guò)測(cè)試表明，產(chǎn)生的兩路信號(hào)幅度一致性優(yōu)于0.5%，相位一致性優(yōu)于0.5°，信號(hào)的雜散抑制優(yōu)于60 dB；且該信號(hào)源的控制通過(guò)電腦串口發(fā)送數(shù)據(jù)，方便靈活、性能優(yōu)良、通用性強(qiáng)，完全能夠滿足雷達(dá)/干擾基帶信號(hào)產(chǎn)生的要求。

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