魏榕山，陳林城

(福州大學(xué) 物理與信息工程學(xué)院，福建 福州 350116)

隨著半導(dǎo)體集成電路制造工藝的不斷發(fā)展，片上系統(tǒng)(SOC)已成為設(shè)計(jì)技術(shù)發(fā)展的主流，并在手持音頻設(shè)備和傳感器等領(lǐng)域得到了廣泛的應(yīng)用。眾所周知，SOC 設(shè)計(jì)是基于大量可重用的知識(shí)產(chǎn)權(quán)模塊(IP)基礎(chǔ)上。在這些IP 中，模數(shù)轉(zhuǎn)換器(ADC)因處于連接模擬和數(shù)字信號(hào)的橋梁位置而受到關(guān)注。由于手持設(shè)備中的電池容量有限，又對(duì)音質(zhì)等有較高要求，所以ADC 的設(shè)計(jì)重點(diǎn)在于低功耗和高轉(zhuǎn)換精度。在各種類型的ADC 中，Sigma－Delta ADC 是實(shí)現(xiàn)中低速、高精度ADC 的首選，尤其在傳感器和語(yǔ)音處理等領(lǐng)域得到了廣泛的應(yīng)用［1－2］。

本文設(shè)計(jì)了一個(gè)應(yīng)用于音頻和傳感器領(lǐng)域的四階單環(huán)一位前饋型的Sigma－Delta 調(diào)制器(Sigma－Delta ADC 的核心部分)，通過(guò)開關(guān)電容型全差分電路的使用，有效減小了偶次諧波、襯底以及電源噪聲;通過(guò)斬波技術(shù)的使用，降低了直流失調(diào)和低頻噪聲(主要是1/f 噪聲)，達(dá)到了提高信噪比的目的。該調(diào)制器采用Global Foundries 0.18 μm CMOS 工藝實(shí)現(xiàn)，電源電壓為1.8 V，過(guò)采樣率128，時(shí)鐘頻率5.12 MHz。仿真結(jié)果表明調(diào)制器的信噪比達(dá)100.2 dB，整個(gè)調(diào)制器功耗為380 μW，滿足低功耗和高精度的設(shè)計(jì)要求。

1 Sigma－Delta 調(diào)制器系統(tǒng)設(shè)計(jì)

1.1 系統(tǒng)結(jié)構(gòu)和參數(shù)的設(shè)計(jì)

Sigma－Delta 調(diào)制器有3 個(gè)重要的系統(tǒng)參數(shù)，分別位為量化器位數(shù)M，系統(tǒng)階數(shù)L，以及過(guò)采樣率OSR［3－4］。這些參數(shù)的不同組合，構(gòu)成略有差異的量化噪聲整形效果。帶內(nèi)殘留噪聲總能量，與OSR 的2L+1 冪次成反比關(guān)系［1］。從而增加OSR，或增加L均能明顯降低殘留噪聲。增加量化器位數(shù)M，將減少量化階梯。但若量化器的位數(shù)超過(guò)1 位，反饋器件間存在不匹配性，將降低系統(tǒng)轉(zhuǎn)換精度。要使用動(dòng)態(tài)器件隨機(jī)算法(DER)才能消除不匹配性，這會(huì)設(shè)計(jì)增加難度［5－6］，從而本設(shè)計(jì)選用1 位量化器。

Sigma－Delta 調(diào)制器傳遞函數(shù)主要包括反饋結(jié)構(gòu)(CRFB)和前饋結(jié)構(gòu)(CRFF)。這兩種結(jié)構(gòu)均可實(shí)現(xiàn)積分器的輸出信號(hào)中僅處理噪聲分量，但實(shí)現(xiàn)條件不同。在CRFF 中，需滿足的條件是bi=0(2≤i≤L)，相反在CRFB 中需滿足的條件是ai=bi(i≤L)［7］。對(duì)比之下，CRFF 結(jié)構(gòu)需要更少的信號(hào)支路，從而需要更少的開關(guān)和電路，降低了支路上的噪聲和積分器輸出信號(hào)的幅值，從而減小整個(gè)Sigma－Delta 調(diào)制器的功耗。因此，從低功耗的角度，本設(shè)計(jì)采用CRFF 結(jié)構(gòu)，如圖1 所示。

圖1 CRFF 結(jié)構(gòu)四階單環(huán)一位調(diào)制器原理圖

綜上分析，為實(shí)現(xiàn)設(shè)計(jì)目標(biāo)，即轉(zhuǎn)換精度在98 dB以上，以及留出一定的余量，最終選擇的能夠?qū)崿F(xiàn)設(shè)計(jì)目標(biāo)的解決方案是:OSR=128(OSR 通常為2 的N 冪次)，L=4，M=1，CRFF 結(jié)構(gòu)。選取系統(tǒng)傳遞函數(shù)NTF的帶外增益Hinf=1.45(經(jīng)驗(yàn)值，通過(guò)Matlab DStoolbox 對(duì)NTF 傳遞函數(shù)進(jìn)行綜合，得到整個(gè)系統(tǒng)系數(shù)。

1.2 系統(tǒng)電路的設(shè)計(jì)

根據(jù)Matlab 模型，結(jié)合系統(tǒng)工作時(shí)序，音頻Sigma－Delta 調(diào)制器電路系統(tǒng)框圖，如圖2 所示。根據(jù)音頻Sigma－Delta 調(diào)制器中系統(tǒng)框圖，共需10 個(gè)時(shí)鐘控制信號(hào)，分別為:S1，S2，Sld，S2d，Schl，Sch2，Schld，Sch2d，CLK，CMP。前面4 個(gè)時(shí)鐘保證系統(tǒng)采樣積分能正常工作;中間4 個(gè)時(shí)鐘完成chopper 的功能，后面2 個(gè)時(shí)鐘為比較器時(shí)鐘。時(shí)鐘S1，S2為非重疊兩相位時(shí)鐘。Sld，S2d分別為S1，S2的上跳變相同，下跳變延遲時(shí)鐘，后面幾組時(shí)鐘類似。

在系統(tǒng)中，4 個(gè)OTA 組成4 個(gè)級(jí)聯(lián)的積分器。積分器的增益由積分電容與采樣電容比值決定。每一個(gè)積分器的輸出，有一條前饋回路至量化器。參考信號(hào)VREF+，VREF－反饋到第一個(gè)OTA 的輸入。量化器在S1相位即將結(jié)束時(shí)比較輸入端信號(hào)幅值的相對(duì)大小，實(shí)現(xiàn)了對(duì)模擬輸入信號(hào)的數(shù)字轉(zhuǎn)換。在S2相位，依據(jù)當(dāng)前輸出數(shù)字信號(hào)，反饋VREF+或VREF－到第一級(jí)OTA 的輸入，形成負(fù)反饋。第一級(jí)OTA 的4 個(gè)斬波開關(guān)用來(lái)實(shí)現(xiàn)斬波技術(shù)，將低頻噪聲和直流失調(diào)被調(diào)制到高頻段，最終被Sigma－Delta ADC 的濾波器濾除掉，從而提高Sigma－Delta 調(diào)制器的信噪比，也使其能應(yīng)用于超低頻傳感領(lǐng)域。

圖2 Sigma－Delta 調(diào)制器原理圖

2 Sigma－Delta 調(diào)制器電路模塊設(shè)計(jì)

2.1 第一級(jí)采樣電容

采樣電容取值，取決于系統(tǒng)設(shè)計(jì)目標(biāo)。過(guò)大的采樣電容，將給運(yùn)算放大器等具體電路設(shè)計(jì)增加難度。相反，由于電容熱噪聲，過(guò)小的采樣電容，將增加電容熱噪聲密度。在兩相位差分系統(tǒng)中，經(jīng)過(guò)推導(dǎo)得到的采樣電容取值表達(dá)式可寫為

其中，Vin，peak為輸入滿幅信號(hào)幅值，于是得到采樣電容的最小取值CS=1.63 pF。

2.2 其它電容

其他級(jí)熱噪聲均有被系統(tǒng)整形，帶內(nèi)殘留的噪聲很小，采樣電容取值在1 pF 以下即可。為取值簡(jiǎn)單起見，文中將二、三、四級(jí)的積分電容都定為1 pF，然后根據(jù)積分系數(shù)便可確定各級(jí)采樣電容的大小。前饋支路熱噪聲同樣有被系統(tǒng)整形，電容取值也在1 pF 以下。

2.3 運(yùn)算放大器

本文選擇有較大輸出電壓擺幅的全差分型折疊式共源共柵的OTA 進(jìn)行設(shè)計(jì)。本文設(shè)計(jì)的四階調(diào)制器中，OTA 的增益通常應(yīng)高于60 dB，對(duì)于折疊共源共柵式結(jié)構(gòu)的運(yùn)放來(lái)說(shuō)基本都能夠達(dá)到要求。OTA 的增益帶寬積GBW 通常取時(shí)鐘頻率的3 ～5 倍，為節(jié)省功耗，增益帶寬積應(yīng)該盡量取小，但過(guò)小會(huì)降低積分器的積分精度、產(chǎn)生諧波失真等問(wèn)題。因此，要在功耗和增益帶寬積中進(jìn)行折中處理。共模反饋電路一般分為開關(guān)電容型(SC)和連續(xù)時(shí)間型(CT)［8］。采用開關(guān)電容型共模反饋能夠有效節(jié)省功耗，并且不會(huì)限制主運(yùn)放的輸出擺幅。

圖3 OTA1 原理圖

表1 各運(yùn)算放大器性能參數(shù)

2.4 比較器

一位量化器通常由比較器構(gòu)成。比較器一般分為靜態(tài)鎖存比較器、甲乙類鎖存比較器和動(dòng)態(tài)鎖存比較器［8］。相對(duì)于靜態(tài)鎖存比較器、甲乙類鎖存比較器，動(dòng)態(tài)鎖存比較器由于動(dòng)態(tài)特性使其具有更低的功耗，有利于降低芯片的整體功耗。因此，本文采用動(dòng)態(tài)鎖存比較器，其結(jié)構(gòu)如圖4 所示，主要由預(yù)放大運(yùn)放和鎖存器構(gòu)成。比較器由兩個(gè)反相非交疊時(shí)鐘控制，其中CLK 為比較器工作時(shí)鐘，CMP 為比較時(shí)鐘，時(shí)序如圖4所示。

2.5 開關(guān)

在開關(guān)電容電路中，由于開關(guān)的非理想因素，存在導(dǎo)通電阻，影響電路的性能。為提高電路的線性度，一般采用傳輸門結(jié)構(gòu)的CMOS 開關(guān)，其結(jié)構(gòu)如圖5 所示。這種結(jié)構(gòu)的開關(guān)可提供軌到軌的反相輸出，比單個(gè)MOS 管開關(guān)具有更好的線性度。因此，本文調(diào)制器中的開關(guān)均選用CMOS 開關(guān)。在設(shè)計(jì)時(shí)，通過(guò)設(shè)置合理的參數(shù)，使得NMOS 管和PMOS 管的導(dǎo)通電阻相等，這樣并聯(lián)后可得到最小的CMOS 開關(guān)導(dǎo)通電阻。

圖5 CMOS 開關(guān)原理圖

3 結(jié)果及分析

本設(shè)計(jì)電路基于Global foundries 0.18 μm CMOS工藝，電源電壓為1.8 V，過(guò)采樣率為128，時(shí)鐘頻率為5.12 MHz。Sigma－Delta 調(diào)制器頻域特性曲線如圖6所示。仿真結(jié)果表明，通過(guò)斬波技術(shù)的使用，把輸入信號(hào)和開關(guān)型方波信號(hào)耦合再經(jīng)同步解調(diào)后，信號(hào)的頻譜不變，而低頻噪聲和直流失調(diào)被調(diào)制到高頻段，最終被Sigma－Delta ADC 的濾波器濾除掉，從而有效降低了直流失調(diào)和低頻噪聲，一方面保證調(diào)制器的精度，另一方面也使設(shè)計(jì)能夠應(yīng)用于低頻傳感器領(lǐng)域;通過(guò)開關(guān)電容型全差分電路的使用，有效減小了偶次諧波、襯底以及電源噪聲，從而保證了整個(gè)調(diào)制器的精度;通過(guò)采用CRFF 結(jié)構(gòu)減少了信號(hào)支路，從而減少了開關(guān)和電路的數(shù)量，減低了支路上的噪聲和積分器輸出信號(hào)的幅值，從而使整個(gè)Sigma－Delta 調(diào)制器的功耗顯著降低，整個(gè)調(diào)制器的功耗僅為380 μW，信噪比達(dá)100.2 dB，達(dá)到了高精度和低功耗的設(shè)計(jì)目的。

圖6 調(diào)制器頻域特性曲線

4 結(jié)束語(yǔ)

本文設(shè)計(jì)了一個(gè)應(yīng)用于音頻和傳感器領(lǐng)域的四階單環(huán)一位前饋型的Sigma－Delta 調(diào)制器。該調(diào)制器采用Global foundries 0.18 μm CMOS 工藝實(shí)現(xiàn)，電源電壓為1.8 V，過(guò)采樣率128，時(shí)鐘頻率5.12 MHz。仿真結(jié)果表明，調(diào)制器的信噪比達(dá)100.2 dB，整個(gè)調(diào)制器功耗僅為380 μW。通過(guò)斬波技術(shù)的使用，降低了直流失調(diào)和低頻噪聲，達(dá)到了提高信噪比的目的。通過(guò)開關(guān)電容型全差分電路的使用，有效減小了偶次諧波、襯底以及電源噪聲，達(dá)到了提高精度和降低功耗的目的，滿足高性能和低功耗的要求。

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