邸士偉，王 碩，張 健，劉 昱，李志強，張海英（中國科學院微電子研究所，北京 100029）

近年來，眾多國家相繼開放了60 GHz附近5 GHz～7 GHz連續(xù)頻譜資源，能夠實現(xiàn)高達數(shù)Gbit/s的數(shù)據(jù)傳輸速率，是無線通信領域最具潛力的技術之一。

作為通信系統(tǒng)前端非常關鍵的模塊，功率放大器的性能影響著整個系統(tǒng)。目前，應用于毫米波頻段的功率放大器大多使用成本較高的化合物半導體集成［1］。隨著CMOS工藝的不斷發(fā)展和成熟，特征尺寸不斷縮小，晶體管截止頻率已經超過200 GHz，具有實現(xiàn)60 GHz放大器的能力，CMOS工藝相比于其他工藝具有集成度高，大規(guī)模量產價格低等優(yōu)點，引發(fā)了國內外學術界和產業(yè)界的研究熱潮。

由于工作在60 GHz頻段的CMOS晶體管柵漏寄生電容（Cgd）影響增大，電路最大穩(wěn)定增益降低，穩(wěn)定性變差，應用受到了限制。針對該問題，本文設計了一款兩級差分功率放大器，采用交叉耦合中和電容技術抵消Cgd的影響，提高了增益；同時，通過優(yōu)化級間匹配網(wǎng)絡和有源器件尺寸、偏置等參數(shù)，實現(xiàn)了較高的輸出功率、增益、效率的功率放大器。

1 交叉耦合電容中和技術原理

圖1是傳統(tǒng)功率放大器的電路圖，工作頻率較低時，晶體管柵漏寄生電容（Cgd）對電路影響較小。當工作頻率和晶體管特征頻率（fT）可比擬時，Cgd引入的反饋回路使得功率放大器增益降低，反向隔離變差，電路不穩(wěn)定。

為了抵消Cgd的影響，采用交叉耦合電容中和技術，電路結構如圖2（a）所示，圖2（b）是其小信號等效電路。

圖1 傳統(tǒng)功率放大器

圖2 交叉耦合電容中和技術電路

其中，Cc為交叉耦合中和電容，Cgs為晶體管柵源寄生電容，rg為柵極電阻，gm為小信號跨導。利用小信號電路得到Y參數(shù)：

從式（7）、式（8）可以看出，當交叉耦合中和電容Cc和晶體管柵漏電容Cgd大小相等時，穩(wěn)定性最好，穩(wěn)定增益最大。因此在電路設計時，交叉耦合電容Cc的選取應等于晶體管柵漏寄生電容Cgd。圖3對比了有中和電容與無中和電容情況下，穩(wěn)定性因子K和最大穩(wěn)定增益（MSG）隨頻率的變化。從圖中可以看出，中和電容的采用使得最大穩(wěn)定增益和穩(wěn)定性顯著提高，在60 GHz時，最大穩(wěn)定增益提高了5.3 dB。

圖3 中和電容對最大穩(wěn)定增益和穩(wěn)定性的影響

2 電路設計

2.1 原理圖設計

本文設計了一款2級差分功率放大器，第1級為驅動級，主要提供信號增益；第2級為放大級，在保證功率輸出的基礎上盡量提高增益和效率。兩級均采用交叉耦合電容中和技術提高增益和隔離度；級間能量耦合和阻抗匹配采用變壓器實現(xiàn)，片上巴倫完成輸入端和輸出端單端信號與差分信號的轉換。電路結構如圖4所示。

圖4 功率放大器原理圖

2.2 有源器件設計

為了提高功率放大器輸出功率、增益和效率，電路設計過程中必須合理選擇有源器件的偏置和尺寸。最大振蕩頻率（fmax）是表征工作在毫米波頻段晶體管性能的主要指標，根據(jù)文獻［3］，當晶體管電流密度為0.2 mA/μm時，fmax最大。因此通過直流仿真得到晶體管偏置電壓為0.85 V。晶體管寬度優(yōu)化需要考綜合兩個方面，晶體管尺寸越大，輸出功率越大；另一方面，寄生效應和襯底耦合損耗也越大，需要折中考慮。表1給出了原理圖中各器件的參數(shù)值。

表1 功率放大器原理圖器件參數(shù)信息

2.3 變壓器設計

多級功率放大器需要匹配網(wǎng)絡實現(xiàn)兩級之間的阻抗變換，常用圖5（a）所示的電感電容網(wǎng)絡實現(xiàn)［4］。在毫米波頻段，電感和電容品質因子Q通常較低，損耗較大，嚴重降低了功率放大器的增益和效率。為了減少無源器件電感電容的使用，本設計采用變壓器結構實現(xiàn)級間匹配，如圖5（b）所示。

圖5 級間匹配網(wǎng)絡

變壓器的實現(xiàn)有兩種結構形式：前后級線圈使用同一層金屬的平面結構和使用兩層相鄰金屬的疊層結構，分別為圖6（a）和6（b）。

圖6 片上集成變壓器結構

變壓器的設計參數(shù)主要有線寬w和線圈半徑r。線寬增大，直流電阻降低，損耗減小，但耦合變差。衡量變壓器性能的最重要的參數(shù)是插入損耗，所謂插入損耗是變壓器輸出端功率和輸入端功率之比的分貝數(shù)，在數(shù)值上等于前向傳輸系數(shù)（S21）的絕對值。利用電磁仿真軟件Sonnet對兩種結構不同線寬的變壓器仿真，線寬w=4 μm，6 μm，8 μm，半徑為25 μm的變壓器插入損耗隨頻率的變化關系如圖7所示。

圖7 變壓器插入損耗與線寬和結構的關系

由圖可以得出，在毫米波頻段，平面結構的變壓器插入損耗比疊層結構變壓器插入損耗大；在線寬w=4 μm，6 μm，8 μm的疊層結構中，w=8 μm插入損耗最小。因此在電路設計時，變壓器采用線寬8 μm的頂層金屬銅（TM1和TM2）實現(xiàn)。

線圈半徑r的變化引起變壓器輸入端口和輸出端口阻抗的變化。通過改變半徑r，變壓器可以將功率放大器驅動級輸出阻抗變換到放大級輸入阻抗的共軛，實現(xiàn)功率最大化傳輸。為了避免頻繁地電磁仿真，節(jié)省設計時間。在設計過程中，將Sonnet電磁仿真得到的S參數(shù)文件導入ADS中進行建模。在進行原理圖仿真時，使用參數(shù)化的變壓器模型［5］代替實際的電磁仿真結果，通過調諧模型中的元件數(shù)值，經過迭代，實現(xiàn)變壓器線圈半徑的最優(yōu)值。

3 版圖設計及仿真

功率放大器芯片版圖如圖8所示。在設計過程中，綜合考慮了以下因素：（1）電路是差分結構，版圖嚴格保證對稱性［6］，避免失配的發(fā)生；（2）相鄰信號線采用不同的金屬層，減小信號線間的干擾；（3）充分考慮各層金屬電流密度的限制，對電流較大的走線采用加寬金屬線或多層金屬堆疊的措施；（4）器件與變壓器線圈保持一定距離，避免受到變壓器電磁特性的影響。芯片上除放置器件的區(qū)域外均用底層M1和M2金屬鋪地。芯片面積為380 μm×570 μm。

圖8 PA芯片版圖

采用Cadence Spectre對電路進行了后仿真。仿真結果如圖9和圖10所示。飽和輸出功率（Psat）11.2 dBm，在60 GHz處功率增益達到最大值16.2 dB，功率附加效率（PAE）最大值為17.0%。功耗55.2 mW。表2給出了本設計與其他文獻的性能對比，可以看出，本文設計的功率放大器提高了輸出功率，增益和效率。

圖9 PA輸出功率（Pout）和功率增益（Gp）

圖10 PA功率附加效率（PAE）

表2 本文功率放大器性能與文獻對比

4 結論

本文基于SMIC 55 nm RF CMOS工藝設計了一種應用于60 GHz頻段的差分功率放大器。由于CMOS晶體管柵漏寄生電容（Cgd）影響了功率放大器性能，引入交叉耦合電容中和Cgd。為了減少無源器件對增益和效率的影響，采用變壓器結構同時實現(xiàn)級間阻抗匹配和能量耦合。優(yōu)化版圖設計減小寄生效應，失配和干擾。版圖后仿真結果表明：60 GHz功率放大器輸出功率為11.3 dBm，功率增益為16.2 dBm，功率附加效率（PAE）為17.0%，功耗為55.2 mW。與其他文獻對比，本設計實現(xiàn)了輸出功率大，增益和效率高的設計目標。

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邸士偉（1989-），男，漢族，甘肅武威人，中國科學院微電子研究所碩士研究生，研究方向為毫米波集成電路設計，dishiwei@ime.ac.cn；

劉 昱（1975-），男，哲學博士，研究員。主要研究方向為高性能模擬/射頻CMOS集成電路，硅基毫米波集成電路，超低功耗短距離無線通訊系統(tǒng)等，liuyu5@ime.ac.cn。