徐曉瑤，陳　艷，張建峰

(中國電子科技集團(tuán)公司第36研究所，嘉興 314033)

基于AD9739的信號(hào)產(chǎn)生器設(shè)計(jì)與實(shí)現(xiàn)

徐曉瑤，陳艷，張建峰

(中國電子科技集團(tuán)公司第36研究所，嘉興 314033)

摘要：提出了一種以現(xiàn)場可編程門陣列(FPGA)作為信號(hào)處理的核心、AD9739作為數(shù)模轉(zhuǎn)換(DAC)信號(hào)產(chǎn)生器的軟硬件設(shè)計(jì)，給出了系統(tǒng)的軟硬件設(shè)計(jì)框圖和接口設(shè)計(jì)。實(shí)驗(yàn)證明該設(shè)計(jì)可用于直流(DC)~1.85 GHz的寬帶和窄帶信號(hào)產(chǎn)生器,降低了設(shè)計(jì)的復(fù)雜性、成本和功耗。

關(guān)鍵詞：現(xiàn)場可編程門陣列；信號(hào)產(chǎn)生器；AD9739

0引言

隨著電子技術(shù)的發(fā)展，信號(hào)產(chǎn)生器廣泛應(yīng)用于民用和軍用的各個(gè)方面，尤其是寬帶信號(hào)產(chǎn)生器對于雷達(dá)通信、雷達(dá)對抗、通信對抗等具有重要意義[1-2]。

在傳統(tǒng)的信號(hào)產(chǎn)生器中，受限于數(shù)模轉(zhuǎn)換(DAC)芯片的工作頻率，輸出信號(hào)的頻率比較低，需要至少一次混頻或倍頻才能得到高頻率的信號(hào)。隨著半導(dǎo)體技術(shù)的飛速發(fā)展，DAC芯片及信號(hào)處理的現(xiàn)場可編程門陣列(FPGA)工作頻率不斷提高，DAC芯片的最高采樣率甚至可以超過4 GHz。根據(jù)奈科斯特采樣定理，最高輸出的信號(hào)頻率可以達(dá)1 GHz，但是1 GHz以上的信號(hào)產(chǎn)生仍需要至少一次頻率變換才能夠?qū)崿F(xiàn)。

本文設(shè)計(jì)的信號(hào)產(chǎn)生器利用Xilinx公司XC6VLX240T的FPGA作為信號(hào)處理的核心,最高數(shù)據(jù)轉(zhuǎn)換率為2.5 GHz的AD9739作為DAC芯片，直接射頻輸出，產(chǎn)生從第一到第三奈科斯特區(qū)間的寬帶信號(hào)。利用AD9739實(shí)現(xiàn)直接由數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，減少了上變頻的環(huán)節(jié)，產(chǎn)生高頻率的多載波信號(hào)。該設(shè)計(jì)方案設(shè)計(jì)簡單，理論上可以實(shí)現(xiàn)DC~3 GHz頻帶范圍內(nèi)的信號(hào)產(chǎn)生，本方案實(shí)際測試可以實(shí)現(xiàn)DC~1.85 GHz頻帶范圍內(nèi)的信號(hào)產(chǎn)生，使“軟件無線電”中射頻信號(hào)直接輸出[3]的方式得以實(shí)現(xiàn)。

1信號(hào)產(chǎn)生器設(shè)計(jì)結(jié)構(gòu)

信號(hào)產(chǎn)生器的結(jié)構(gòu)如圖1所示，主要由時(shí)鐘產(chǎn)生電路、高速DAC電路、信號(hào)處理FPGA及電源電路等部分構(gòu)成。

時(shí)鐘產(chǎn)生電路將外部標(biāo)準(zhǔn)頻率源輸入的10～100 MHz時(shí)鐘信號(hào)變頻為DAC芯片的采樣頻率，并將采樣頻率八分頻后送入FPGA，作為信號(hào)處理FPGA的時(shí)鐘。高速DAC電路主要實(shí)現(xiàn)將FPGA送入的數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，在DAC芯片輸出端實(shí)現(xiàn)電壓轉(zhuǎn)換及阻抗變換。信號(hào)處理FPGA主要完成各種目標(biāo)樣式(或調(diào)制)的數(shù)字信號(hào)產(chǎn)生，并將產(chǎn)生的數(shù)據(jù)發(fā)送給DAC芯片。電源電路為信號(hào)產(chǎn)生器的各個(gè)部分提供穩(wěn)定可靠的電源。

圖1　信號(hào)產(chǎn)生器的設(shè)計(jì)框圖

2AD9739的主要特點(diǎn)和功能

AD9739是一款14 bit DAC芯片，采用CMOS工藝技術(shù)制造，最高采樣率達(dá)2.5 GSPS，內(nèi)部有2個(gè)14 bit低壓差分信號(hào)(LVDS)輸入端口[4]。AD9739采用雙通道雙倍數(shù)據(jù)速率(DDR)數(shù)據(jù)傳輸模式，1/4 DAC采樣速率的數(shù)據(jù)時(shí)鐘，在數(shù)據(jù)時(shí)鐘上升沿和下降沿均觸發(fā)轉(zhuǎn)換，輸入數(shù)據(jù)速率為1/2時(shí)鐘速率，每個(gè)通道數(shù)據(jù)最高速率1.25 GSPS。

AD9739具有片上控制器，通過串行外圍接口(SPI)來進(jìn)行配置和寄存器訪問，簡化了系統(tǒng)集成。片上控制器能在大溫度變化范圍內(nèi)管理內(nèi)部和外部時(shí)鐘域接口，從而保證數(shù)據(jù)從FPGA到DAC內(nèi)核的正確傳輸。多芯片同步、輸出電流控制功能等可以通過SPI控制片上控制器對應(yīng)寄存器來實(shí)現(xiàn)。

AD9739內(nèi)核采用的四相開關(guān)結(jié)構(gòu)，使得輸出具有歸零模式(RZ)、非歸零模式(NRZ)等工作模式，可實(shí)現(xiàn)寬帶信號(hào)直接射頻輸出能力，是一款高速高性能RF數(shù)模轉(zhuǎn)換器。AD9739輸出電流的調(diào)節(jié)范圍在8.66~31.66 mA，芯片功耗在2.5 GSPS采樣時(shí)才1.16 W。

3接口設(shè)計(jì)

3.1　時(shí)鐘電路設(shè)計(jì)

DAC輸出的無雜散動(dòng)態(tài)范圍(SFDR)、相位噪聲等指標(biāo)直接受輸入時(shí)鐘的相位噪聲指標(biāo)的影響，因此一個(gè)良好的時(shí)鐘源對于AD9739輸出的性能指標(biāo)有重大意義。本方案中AD9739的工作時(shí)鐘由HMC1034與ADCLK914聯(lián)合提供。

HMC1034是Hittice公司推出的全集成的頻率合成器，具有出色的相位噪聲性能。HMC1034內(nèi)置片上壓控振蕩器(VCO)與鎖相環(huán)(PLL)，支持137.5 MHz～4.4 GHz范圍內(nèi)的連續(xù)調(diào)諧，支持整數(shù)小數(shù)分頻。HMC1034完全可以提供AD9739需要的最高到2.5 GHz范圍內(nèi)的采樣時(shí)鐘頻率，系統(tǒng)可以通過合理配置選擇，使AD9739的輸出射頻信號(hào)在DC～3 GHz的頻率范圍。

AD9739輸入的時(shí)鐘交叉點(diǎn)和標(biāo)準(zhǔn)低壓差分信號(hào)(LVDS)及低壓正反射極耦合邏輯(LVPEL)有明顯差別，需要使用ADCLK914來調(diào)整時(shí)鐘交叉點(diǎn)，形成高壓差分信號(hào)(HVDS)。ADCLK914是一款A(yù)DI公司的超快型時(shí)鐘/數(shù)據(jù)緩沖器，最高時(shí)鐘頻率可以達(dá)到7.5 GHz，具有110fs(fs為采樣頻率)的隨機(jī)抖動(dòng)性能。

3.2　FPGA接口設(shè)計(jì)

為保證FPGA生成的數(shù)據(jù)傳輸?shù)紸D9739接口端與數(shù)據(jù)時(shí)鐘輸入(DCI)相位對齊，盡可能保證低的抖動(dòng)、偏移和碼間干擾，F(xiàn)PGA必須提供與數(shù)據(jù)同步的頻率，為DAC采樣時(shí)鐘的1/4。

由AD9739的采樣時(shí)鐘分頻輸出數(shù)據(jù)時(shí)鐘輸出(DCO)信號(hào)，DCO信號(hào)輸入到FPGA內(nèi)部并串轉(zhuǎn)換器(OSERDES)模塊，作為OSERDES模塊的工作時(shí)鐘。OSERDES模塊將FPGA的基帶成型后的I路數(shù)據(jù)和Q路數(shù)據(jù)合二為一，以LVDS模式輸出。

DCI時(shí)鐘產(chǎn)生方式和數(shù)據(jù)產(chǎn)生的方式相同，即產(chǎn)生一個(gè)010101…的數(shù)據(jù)當(dāng)作DCI信號(hào)，并經(jīng)過OSERDES模塊作為數(shù)據(jù)時(shí)鐘使用。

4軟件設(shè)計(jì)

4.1　片上控制器軟件設(shè)計(jì)

AD9739的片上控制器配置內(nèi)容較復(fù)雜，需要配置延時(shí)控制器(MU)寄存器、數(shù)據(jù)接收機(jī)初始化寄存器和同步寄存器等。本系統(tǒng)中，不需要實(shí)現(xiàn)多片芯片的同步功能，主要需要配置MU寄存器和數(shù)據(jù)接收初始化寄存器。

AD9739上電后，首先配置復(fù)位、SPI模式和輸出模式等寄存器，再配置時(shí)鐘輸入的MU寄存器。AD9739是通過MU控制器控制延遲鎖相環(huán)來優(yōu)化數(shù)字和模擬接口實(shí)現(xiàn)數(shù)字、模擬2個(gè)時(shí)鐘通道的配合。模擬時(shí)鐘抖動(dòng)惡化最小，直接進(jìn)入DAC內(nèi)核，數(shù)字時(shí)鐘進(jìn)入一個(gè)可編程的延遲鏈，輸出作為數(shù)字部分主時(shí)鐘，所有其他的數(shù)字時(shí)鐘均由其產(chǎn)生。延遲鏈的延遲由MU控制器控制，通過SPI配置改變0x26～0x29寄存器的參數(shù)設(shè)置,實(shí)現(xiàn)MU斜坡和相位設(shè)定，從而優(yōu)化2個(gè)時(shí)鐘域之間的延時(shí)并跟蹤變化(跟蹤模式)，保證數(shù)據(jù)正確傳輸。等待不少于80×103個(gè)數(shù)據(jù)時(shí)鐘周期后，讀取0x2A寄存器的值。如果為0x01，則表明MU寄存器已經(jīng)鎖定。

圖2　MU控制器

MU寄存器鎖定后，關(guān)閉同步寄存器，開啟數(shù)據(jù)接收機(jī)控制器，接收機(jī)控制器就進(jìn)入搜索模式，自動(dòng)調(diào)整采樣DCI和數(shù)據(jù)輸入的時(shí)鐘延遲，來尋找與DCI時(shí)鐘最近的上升沿。通過設(shè)置DCI采樣窗口(寄存器0x13=0x72)及Rx控制器，從而保證延遲鎖相環(huán)(DLL)鎖定和跟蹤，采樣時(shí)鐘處于輸入數(shù)據(jù)的中間，達(dá)到最優(yōu)采樣。等待不少于67.5×103個(gè)數(shù)據(jù)時(shí)鐘周期后，讀取0x21寄存器的值。如果為0x09，則表明接收機(jī)控制器已經(jīng)鎖定。

圖3　DCI采樣窗口

圖4展示了AD9739片上控制器軟件配置的流程圖。

圖4　配置流程圖

4.2　信號(hào)產(chǎn)生軟件設(shè)計(jì)

信號(hào)處理FPGA是系統(tǒng)軟件設(shè)計(jì)的核心部分，實(shí)現(xiàn)各種數(shù)字基帶信號(hào)產(chǎn)生、窄帶和寬帶信號(hào)樣式生成、攔阻信號(hào)樣式生成和多目標(biāo)信號(hào)樣式生成功能，主要由數(shù)字基帶模塊、任意波發(fā)生器和OSERDES模塊組成。

數(shù)字基帶模塊主要用來產(chǎn)生各種數(shù)字調(diào)制信號(hào)(如二進(jìn)制相移鍵控(BPSK)、正交相移鍵控(QPSK)等)和模擬調(diào)制信號(hào)等?；鶐Тa元經(jīng)過符號(hào)映射、脈沖成型、Farrow濾波器、多相濾波和內(nèi)插等匹配到采樣率相對應(yīng)的數(shù)字信號(hào)；基帶存儲(chǔ)器里存儲(chǔ)的基帶波形(如幅度調(diào)制、頻率調(diào)制等)經(jīng)脈沖成型、Farrow濾波器和內(nèi)插等產(chǎn)生模擬調(diào)制信號(hào)。

為了滿足系統(tǒng)對目標(biāo)信號(hào)越來越復(fù)雜的要求，本系統(tǒng)設(shè)計(jì)了任意波發(fā)生器，用于生成特殊的信號(hào)。上位機(jī)或者其他設(shè)備將數(shù)字波形注入到本系統(tǒng)中。同時(shí)，多個(gè)數(shù)字控制振蕩器(NCO)產(chǎn)生的多相、多路輸出與任意信號(hào)發(fā)生器數(shù)字調(diào)制速率匹配。任意信號(hào)發(fā)生器的多載波信號(hào)既可以單獨(dú)與NCO進(jìn)行混頻，也可與數(shù)字調(diào)制進(jìn)行混頻，通過選擇器，實(shí)現(xiàn)將任意波發(fā)射信號(hào)和帶調(diào)制的目標(biāo)信號(hào)進(jìn)行疊加。信號(hào)產(chǎn)生軟件框圖如圖5所示。

圖5　信號(hào)產(chǎn)生軟件框圖

OSERDES模塊是將多路并行數(shù)字信號(hào)進(jìn)行并串轉(zhuǎn)換，產(chǎn)生數(shù)據(jù)輸入的隨路時(shí)鐘，并將轉(zhuǎn)換后的數(shù)據(jù)和時(shí)鐘送入DAC芯片。

5系統(tǒng)測試

在外標(biāo)頻輸入為100 MHz、采樣頻率2 GHz的情形下，分別測試了正常和混頻2種模式系統(tǒng)的雜散及相位噪聲的性能。系統(tǒng)工作在正常模式時(shí)，其輸出頻率范圍為30～500 MHz，并且為了實(shí)現(xiàn)系統(tǒng)匹配，設(shè)計(jì)了6 dB的Π型衰減器，實(shí)現(xiàn)和后端電路的匹配。

測試發(fā)現(xiàn)在整個(gè)測試帶寬內(nèi)雜散優(yōu)于60 dB，帶內(nèi)平坦度在2 dB。圖6是輸出頻率在300 MHz的頻譜，雜散指標(biāo)優(yōu)于60 dB。圖7是輸出BPSK的調(diào)制信號(hào)的頻譜。

圖6　正常的模式輸出100 MHz點(diǎn)頻信號(hào)

圖7　正常的模式輸出BPSK信號(hào)

系統(tǒng)工作在混頻模式時(shí)，其輸出頻率范圍為1 400～1 850 MHz，同樣為了實(shí)現(xiàn)系統(tǒng)匹配，設(shè)計(jì)了10 dB的Π型衰減器，實(shí)現(xiàn)和后端電路的匹配。測試發(fā)現(xiàn)在整個(gè)測試帶寬內(nèi)雜散優(yōu)于60 dB，帶內(nèi)平坦度在2 dB內(nèi)。圖8是輸出頻率在1 830 MHz的頻譜，雜散指標(biāo)優(yōu)于55 dB。圖9是BPSK的調(diào)制信號(hào)的頻譜。

圖8　混頻模式輸出1 830 MHz點(diǎn)頻信號(hào)

圖9　混頻模式輸出BPSK信號(hào)

6結(jié)束語

本文提出了一種基于FPGA與AD9739結(jié)合、產(chǎn)生寬帶信號(hào)的電路，減少了濾波、放大、混頻和本振設(shè)備，極大簡化了信號(hào)產(chǎn)生器的方案，目前已在多個(gè)型號(hào)獲得應(yīng)用。本方案采用了可配置的時(shí)鐘芯片HMC1034，接受10～100 MHz的外標(biāo)頻輸入，通過

軟件配置的方式改變采樣時(shí)鐘，使系統(tǒng)的應(yīng)用范圍獲得極大的擴(kuò)展。

經(jīng)過測試，信號(hào)的雜散和相位噪聲指標(biāo)與采用上變頻的方案相當(dāng)，并可以通過FPGA程序加載的方式快速靈活地配置各種信號(hào)，實(shí)現(xiàn)了軟件無線電中的射頻數(shù)字化。設(shè)備的可擴(kuò)展性高，價(jià)格大幅度降低，可靠性顯著提高，具有成本低、開發(fā)周期短、體積小和功能易于擴(kuò)充等優(yōu)點(diǎn)。

參考文獻(xiàn)

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[4]ADI Corporation.AD9739 datasheet[EB/OL].http://www.analog.com/zh/digital-to-analog-converters/high-speed-da-eonverters/ad9739/products/product.html,2013-03-21.

Design and Realization of Signal Generator Based on AD9739

XU Xiao-yao，CHEN Yan，ZHANG Jian-feng

(No.36 Research Institute of CETC，Jiaxing 314033，China)

Abstract:This paper presents a kind software and hardware design taking the field-programmable gate array (FPGA) as the signal processing core and using AD9739 as the signal generator of digital to analog conversion (DAC),presents the software and hardware design diagram and interface design of system.Experiment proves that the design can be used for direct current (DC)~1.85 GHz wideband and narrowband signal generator,which reduces the complexity,cost and power consumption of design.

Key words:field-programmable gate array;signal generator；AD9739

收稿日期:2014-12-08

DOI:10.16426/j.cnki.jcdzdk.2015.03.026

中圖分類號(hào)：TN911.7

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：CN32-1413(2015)03-0095-04