蘇福順，吳瓊之，孫 林，劉 楷

（北京理工大學(xué) 信息與電子學(xué)院，北京 100081）

微波遙感輻射計是通過非接觸的方式對地物的微波特性進行測量和分析，從而得到目標的特性參數(shù)的方法[1]。傳統(tǒng)真實孔徑微波輻射計由于其遙感機制的固有特點，空間分辨率受到天線物理孔徑以及波束駐留時間的限制，使得星載系統(tǒng)的地面分辨力一般只在幾十到百公里的數(shù)量級。

綜合孔徑技術(shù)是提高星載被動微波遙感器空間分辨力的一個有效途徑。其工作原理是通過一些小孔徑天線單元在不同空間位置上進行相互干涉測量，然后對干涉測量的結(jié)果進行傅里葉變換，得到實際物體的輻射亮溫。由于天線孔徑大，重量減輕，便于折疊，因此可以實現(xiàn)較高的空間分辨率[2]。

綜合孔徑微波輻射計的核心部件是復(fù)相關(guān)器[3]。系統(tǒng)對圖像最高空間分辨力的要求越高，復(fù)相關(guān)通道數(shù)也越多。盡管經(jīng)過稀疏的天線陣列單元數(shù)不是很多，但是其交叉相關(guān)的數(shù)量將很大。比如對一個高分辨力的兩維系統(tǒng)，其相關(guān)器的數(shù)量可達上萬個。在數(shù)字系統(tǒng)中，常常使用FPGA實現(xiàn)多通道數(shù)字相關(guān)器。當系統(tǒng)復(fù)相關(guān)通道數(shù)很多時，傳統(tǒng)的數(shù)字相關(guān)運算方法會消耗掉大量的FPGA邏輯資源，對系統(tǒng)實現(xiàn)帶來很大困難[4]。

為了克服已有技術(shù)的缺陷，解決傳統(tǒng)多通道數(shù)字相關(guān)器資源消耗量過大的問題，提出了一種二級數(shù)字相關(guān)運算方法。

1 二級相關(guān)算法的設(shè)計與實現(xiàn)

1.1 系統(tǒng)框圖

微波遙感輻射計二級數(shù)字相關(guān)器由門時鐘生成單元、延遲分發(fā)單元、二級相關(guān)單元和數(shù)據(jù)匯聚單元組成，系統(tǒng)框圖如圖1所示。

圖1 二級相關(guān)算法原理框圖Fig.1 Structure diagram of bi-stage correlation

門時鐘生成單元為系統(tǒng)工作提供時鐘；延遲分發(fā)單元根據(jù)系統(tǒng)需要完成相關(guān)通道信號的延遲、分發(fā)、補零等操作；二級相關(guān)單元通過二級相關(guān)算法完成相關(guān)處理；數(shù)據(jù)匯聚單元將并行輸出的相關(guān)結(jié)果轉(zhuǎn)換成串行數(shù)據(jù)流輸出，進行傳輸、存儲或分析處理。

1.2 門時鐘生成單元

如圖2所示，輻射計開始工作后，射頻信號的采集結(jié)果DIn在低頻時鐘Wr_clk控制下寫入滿標志滯回的FIFO，當FIFO中數(shù)據(jù)多于深度的2/3時，該FIFO滿標志Prog_Full信號被拉高，而當FIFO中數(shù)據(jù)少于深度的1/3時則被拉低。利用此滿標志信號作為使能端去控制4倍于輸入信號時鐘頻率的高頻時鐘Rd_clk的通斷，該斷續(xù)時鐘輸入全局時鐘網(wǎng)作為FIFO的讀時鐘及后級相關(guān)單元的處理時鐘Gated_Clock。通過此法，門時鐘生成模塊輸出斷續(xù)的門時鐘和信號，且信號在門時鐘域下保持連續(xù)，如此便能實現(xiàn)后級邏輯的流型處理，降低控制邏輯的復(fù)雜度，減少資源消耗[5]。

圖2 門時鐘生成單元Fig.2 Gated-clock producer

1.3 前級相關(guān)處理單元

數(shù)字相關(guān)公式

數(shù)據(jù)經(jīng)過延遲分發(fā)后，根據(jù)復(fù)相關(guān)運算順序?qū)⒂瓿上嚓P(guān)處理的兩通道信號的實部和虛部按照 I1I2，I1Q2，Q1I2，Q1Q1的順序依次送入前級相關(guān)處理單元。多個前級相關(guān)處理單元并為一組，復(fù)用一個后級相關(guān)單元。為了解決前級相關(guān)處理單元并行數(shù)據(jù)串行進入后級相關(guān)單元的時序問題，同組內(nèi)的前級相關(guān)單元分時啟動。為保證各個相關(guān)通道的處理窗口起始時刻一致，需要在相關(guān)時刻開始前補零（由延遲分發(fā)單元完成），補零數(shù)與一組內(nèi)前級相關(guān)器數(shù)量相等。前級相關(guān)單元利用門時鐘生成單元產(chǎn)生的4倍頻的快時鐘Gated_Clock，將前級相關(guān)結(jié)果按照 I1I2，I1Q2，Q1I2，Q1Q2 的順序存放在FPGA的分布式RAM中，根據(jù)當前信號輸入，依次從RAM中取出相關(guān)結(jié)果，通過復(fù)用一個乘加器實現(xiàn)復(fù)相關(guān)運算。同組前級相關(guān)器共享控制邏輯，乘加器使用FPGA中的寄存器、查找表、分布式RAM等邏輯資源實現(xiàn)，點數(shù)固定且累加周期短以降低邏輯資源消耗，其結(jié)構(gòu)框圖如圖3所示，工作時序圖如圖4前級相關(guān)單元時序圖所示[6]。

圖3 前級相關(guān)單元原理框圖Fig.3 Structure diagram of first stage correlation

1.4 后級相關(guān)單元

圖4 前級相關(guān)單元時序圖Fig.4 Sequence chat of first stage correlation

后級相關(guān)單元依前級相關(guān)通道順序?qū)?yīng)通道的相關(guān)結(jié)果存儲在BlockRAM中，待組內(nèi)各個前級相關(guān)單元完成固定短點數(shù)累加時，從BlockRAM中讀出對應(yīng)通道的相關(guān)值，使用DSP48資源構(gòu)建的長點數(shù)累加器完成第二級相關(guān)，并將累加結(jié)果回寫到對應(yīng)的BlockRAM地址中；DSP48包含硬件乘法累加器，不消耗基本邏輯資源。完成系統(tǒng)要求時長的相關(guān)處理后，二級相關(guān)單元將BlockRAM中相關(guān)結(jié)果數(shù)據(jù)依次輸出并清零，開始新一輪相關(guān)處理，并以此方式循環(huán)；后級相關(guān)單元的結(jié)構(gòu)框圖如圖5所示，處理流程圖如圖6所示[7]。

2 二級相關(guān)算法在某16通道數(shù)字復(fù)相關(guān)器中的應(yīng)用

2.1 16路數(shù)字復(fù)相關(guān)器系統(tǒng)概述

該16路數(shù)字復(fù)相關(guān)器將用于某星載微波遙感輻射計的數(shù)字相關(guān)處理。其系統(tǒng)參數(shù)如下：

輸入信號通道數(shù)：16路IQ信號

輸入信號量化階數(shù)：3階

輸入信號采樣率：50 MHz

最大相關(guān)時間：200 ms

延遲點數(shù)：前后10點

2.2 傳統(tǒng)數(shù)字相關(guān)器資源消耗分析

根據(jù)系統(tǒng)參數(shù)可計算得最大相關(guān)點數(shù)為107點。log2(1e7)=23.2535，為保證相關(guān)結(jié)果不發(fā)生溢出，則需要25 bit寄存器來存儲相關(guān)結(jié)果。

使用傳統(tǒng)簡單復(fù)乘累加實現(xiàn)數(shù)字相關(guān)器。

若需要將相關(guān)結(jié)果中II，IQ，IQ，QQ的復(fù)乘累加結(jié)果輸出，總共寄存器消耗數(shù)為（C*21+16*21）*25*4=285 600 bit寄存器。

2.3 二級相關(guān)算法資源消耗分析

設(shè)R1表示一級相關(guān)單元資源消耗，R2表示二級相關(guān)單元控制邏輯資源消耗，R3表示輻射計相關(guān)器控制邏輯資源消耗。

另設(shè)輸入信號通道數(shù)為m，延遲點數(shù)為n，二級相關(guān)單元中一級相關(guān)單元數(shù)為g。

二級相關(guān)器資源消耗量為：

多通道數(shù)字相關(guān)器資源消耗量為：

利用二級相關(guān)算法設(shè)計該16路數(shù)字相關(guān)器，可得系統(tǒng)參數(shù)和資源消耗如表1所示。

表1 二級相關(guān)算法參數(shù)和資源消耗情況Tab.1 Parameter and resourceconsumption of bi-stagecorrelation

由ceil((Cn2*(2m+1)+n*(2m+1))/g)*(g*R1+R2)+R3可計算得總寄存器消耗數(shù)為438411bit寄存器。

實際綜合布局布線后真實寄存器消耗數(shù)為428 634 bit（布線器優(yōu)化部分寄存器導(dǎo)致比理論計算結(jié)果?。?。

3 結(jié)束語

由上述分析可見，通過二級相關(guān)算法能大大降低多相關(guān)通道數(shù)字相關(guān)器的資源消耗，能顯著提高數(shù)字相關(guān)器所容納的相關(guān)通道數(shù)，解決了微波遙感輻射計中多通道數(shù)字相關(guān)器資源消耗量巨大的問題，同時優(yōu)化了布局布線性能，改善FPGA時序，可以提高系統(tǒng)性能并降低成本。

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