路 延

（陜西職業(yè)技術(shù)學(xué)院，710100）

0 引言

寬帶正交基帶信號(hào)是數(shù)字偵察接收機(jī)和數(shù)字射頻存儲(chǔ)（DRFM）干擾技術(shù)中常用到的信號(hào)形式，本文來源于雷達(dá)偵察信號(hào)處理機(jī)和干擾機(jī)的一部分，本文屬于雷達(dá)偵察信號(hào)處理機(jī)中系統(tǒng)硬件設(shè)計(jì)部分—寬帶正交基帶信號(hào)的采樣和存儲(chǔ)技術(shù)設(shè)計(jì)，也可以用作DRFM干擾機(jī)的一部分。

在了解寬帶正交基帶信號(hào)采集基本原理的基礎(chǔ)上，設(shè)計(jì)了一個(gè)對(duì)其進(jìn)行采集和存儲(chǔ)的全數(shù)字化系統(tǒng)。根據(jù)寬帶正交基帶信號(hào)的特點(diǎn)，選擇了ADC與FPGA結(jié)合的方案。設(shè)計(jì)采用的ADC是Atmel公司生產(chǎn)的AT84AD001B,在交錯(cuò)模式下，采樣速率達(dá)到750Msps。選用LVDS邏輯作為ADC與FPGA高速數(shù)據(jù)接口邏輯電平，選用LVTTL邏輯作為FPGA外圍電路接口邏輯電平。FPGA選擇Altera公司的StratixII系列的EP2S90F780C4。

1 信號(hào)接收的全數(shù)字化設(shè)計(jì)

1.1 利用ADC與FPGA實(shí)現(xiàn)的數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)

整個(gè)系統(tǒng)是通過FPGA對(duì)ADC的三線串行接口進(jìn)行設(shè)置，使得ADC按照設(shè)置的工作方式進(jìn)行工作，采樣得到的數(shù)據(jù)通過I、Q兩路傳輸?shù)紽PGA，F(xiàn)PGA內(nèi)部的LVDS模塊進(jìn)行接收和降速，再通過FIFO模塊緩沖存儲(chǔ)數(shù)據(jù)，最后將數(shù)據(jù)存儲(chǔ)到較低時(shí)鐘頻率的雙端口RAM中。FPGA的配置方式選擇了JTAG+AS的方案。

1.2 FPGA內(nèi)部邏輯功能

FPGA內(nèi)部具有多個(gè)模塊協(xié)調(diào)工作，來控制ADC，對(duì)ADC采樣的數(shù)據(jù)進(jìn)行接收和降速存儲(chǔ)等。ADC轉(zhuǎn)化完的375M的2路數(shù)據(jù)(共16bit)，在同步時(shí)鐘的觸發(fā)下，送進(jìn)FPGA，F(xiàn)PGA通過內(nèi)部專門的差分接收模塊對(duì)數(shù)據(jù)進(jìn)行接收和降速，使其成為64bit并行數(shù)據(jù)，經(jīng)過FPGA內(nèi)部設(shè)計(jì)通過一個(gè)FIFO模塊進(jìn)行數(shù)據(jù)緩沖存儲(chǔ)，最后存儲(chǔ)到雙端口RAM中。

2 高速ADC的電路設(shè)計(jì)

2.1 ATA84AD001B的三線串行接口的配置和電路設(shè)計(jì)

三線串行接口采用SPI(高速串行接口)協(xié)議來進(jìn)行配置的接口。其AT84AD001B的三線串行接口對(duì)應(yīng)著8個(gè)16bit的內(nèi)部寄存器，通過sdata接口寫入19bit的數(shù)據(jù)。這個(gè)寫過程由sclk端口的時(shí)鐘上升沿決定，sldn和sdata只在時(shí)鐘的上升沿被采樣。

當(dāng)寫過程結(jié)束時(shí)，sldn必須被設(shè)置成1，當(dāng)再次啟動(dòng)時(shí)至少需要一個(gè)時(shí)鐘上升沿。所以在連續(xù)設(shè)置三線串行接口時(shí)，每一個(gè)設(shè)置過程至少需要21個(gè)時(shí)鐘周期。

ADC默認(rèn)為采用常規(guī)設(shè)置：雙通道可用，一個(gè)時(shí)鐘I，0dB增益，1:1多路選擇器模式，二進(jìn)制輸出，批量測(cè)試模式關(guān)閉，數(shù)據(jù)準(zhǔn)備為Fs/2，內(nèi)部設(shè)置調(diào)整為0ps，精確采樣延時(shí)調(diào)整為0ps等。當(dāng)Mode管腳被設(shè)置成1（2.25V）時(shí)，表示三線串行接口處于活動(dòng)狀態(tài)，此時(shí)三線串行接口內(nèi)部寄存器可通過地址進(jìn)行設(shè)置。

本系統(tǒng)采用的是利用FPGA的控制程序，使用FPGA的4個(gè)管腳去配置ADC的三線串行接口。這種設(shè)計(jì)下，需要在FPGA的管腳與ADC的三線串行接口之間加入50?的電阻來緩沖數(shù)據(jù)。

2.2 AT84AD001B的外圍電路設(shè)計(jì)

AT84AD001B的模擬輸入采用的是差分模式，它的模擬輸入被設(shè)計(jì)成雙焊盤輸入，其中一個(gè)焊盤直接連接模擬信號(hào)，另外一個(gè)焊盤應(yīng)該通過一個(gè)50?的電阻接地。

AT84AD001B在本系統(tǒng)采用的為差分輸入方式，輸入的時(shí)鐘為差分時(shí)鐘。ADC為I路和Q路分別提供了輸入管腳，每路的輸入管腳正反兩端必須連接一個(gè)100nF的交流耦合電容。

ADC的電源供需要添加一些旁路電路、去耦電路和接地電路。其中VCCD、VCCA和VCCO的旁路電路和接地電路需要注意的是1uF和100pF的旁路電容必須接近板連接器。

3 基于FPGA三線串行接口控制、數(shù)據(jù)接收和存儲(chǔ)設(shè)計(jì)

3.1 利用FPGA對(duì)ADC采樣得到的數(shù)據(jù)進(jìn)行接收和降速

由于ADC的采樣數(shù)據(jù)速率較高容易產(chǎn)生噪聲干擾而導(dǎo)致誤碼，故采用LVDS接口標(biāo)準(zhǔn)來作為ADC到FPGA的數(shù)據(jù)通道。

本系統(tǒng)的數(shù)據(jù)接收FPGA采用的是EP2S90F780C4，器件本身支持LVDS邏輯接口，可以實(shí)現(xiàn)最高1GHz數(shù)據(jù)的收發(fā)，在QuartusII軟件進(jìn)行設(shè)計(jì)時(shí)，可以通過采用Megafunction模塊來設(shè)計(jì)LVDS的收發(fā)模塊。本系統(tǒng)通過LVDS接收模塊對(duì)數(shù)據(jù)接收降速，最后通過一個(gè)發(fā)送模塊將數(shù)據(jù)以LVDS邏輯發(fā)送出去。

本系統(tǒng)ADC輸出的采樣數(shù)據(jù)共16bit，分為IQ兩路進(jìn)行傳輸，故使用兩個(gè)LVDS接收模塊來進(jìn)行接收，每一個(gè)接收模塊接收8bit數(shù)據(jù)，然后數(shù)據(jù)進(jìn)行降速4倍的處理。分配管腳時(shí)，將通道I的8bit數(shù)據(jù)分配到FPGA左側(cè)的BANK6，將通道Q的8bit數(shù)據(jù)分配到FPGA左側(cè)的BANK5，F(xiàn)PGA只需要一路時(shí)鐘，而ADC只輸出了I路時(shí)鐘，則可以直接將差分的I 路時(shí)鐘輸入到左側(cè)的BANK。

一路LVDS時(shí)鐘信號(hào)，數(shù)據(jù)的傳輸速率為375MHz，時(shí)鐘頻率為187.5MHz。利用Megafunction模塊設(shè)計(jì)出的LVDS模塊可以實(shí)現(xiàn)數(shù)據(jù)的接收并降速4倍，通過兩個(gè)LVDS降速模塊，將16bit 375MHz的數(shù)據(jù)轉(zhuǎn)換成64bit、3.75MHz的數(shù)據(jù)。

3.2 數(shù)據(jù)存儲(chǔ)

ADC采樣完的375M的兩路數(shù)據(jù)（16bit），在經(jīng)FPGA接收和降速模塊處理后，成為93.75M的64bit并行數(shù)據(jù)，經(jīng)過FPGA內(nèi)部設(shè)計(jì)的64bit寬度的FIFO模塊，使得數(shù)據(jù)進(jìn)行緩沖，以匹配LVDS模塊輸出數(shù)據(jù)與RAM存儲(chǔ)模塊的速率。RAM存儲(chǔ)模塊采用的雙端口設(shè)計(jì)，以滿足以后對(duì)數(shù)據(jù)的讀取。

圖1 ADC三線串行接口配置模塊設(shè)計(jì)

信號(hào)經(jīng)FIFO模塊緩沖后經(jīng)模塊KZ分路，產(chǎn)生讀使能、讀時(shí)鐘信號(hào)和數(shù)據(jù)長(zhǎng)度，控制FIFO的讀取，然后時(shí)鐘經(jīng)過一個(gè)計(jì)數(shù)器產(chǎn)生地址，供后續(xù)RAM寫入數(shù)據(jù)提供地址。

3.3 FPGA內(nèi)的三線串行接口配置模塊的設(shè)計(jì)

本系統(tǒng)的設(shè)計(jì)將配置三線串口的數(shù)據(jù)存儲(chǔ)在ROM中，然后通過對(duì)ROM的讀取來將配置數(shù)據(jù)逐位輸出，對(duì)ROM輸出的數(shù)據(jù)有一個(gè)起始位檢測(cè)，將起始位后的數(shù)據(jù)每19位為一組數(shù)據(jù)，讀取完19位數(shù)據(jù)后需要兩個(gè)時(shí)鐘周期來將數(shù)據(jù)讀入ADC的寄存器和為開始下一個(gè)周期做準(zhǔn)備。為了驗(yàn)證配置模塊的功能正確性，用QuartusII軟件建立模塊工程如圖1所示。波形仿真圖如圖2所示。

4 結(jié)論

本系統(tǒng)利用高速ADC和高性能FPGA實(shí)現(xiàn)了對(duì)寬帶正交基帶信號(hào)的數(shù)字化采樣和存儲(chǔ)的設(shè)計(jì)。通過仿真驗(yàn)證了系統(tǒng)的可行性。針對(duì)這個(gè)系統(tǒng)，本文主要研究了其ADC電路及數(shù)據(jù)存儲(chǔ)的設(shè)計(jì)部分，具體如下：

在分析寬帶正交基帶信號(hào)的各項(xiàng)指標(biāo)情況下對(duì)ADC進(jìn)行選型并得到AT84AD001B滿足條件。AT84AD001B具有多種工作模式，本系統(tǒng)選擇了其中一種工作模式，使得采樣率能夠滿足設(shè)計(jì)要求的750MHz/8bit。AT84AD001B具有三線串行接口功能，能方便的利用FPGA對(duì)ADC進(jìn)行配置。

在分析對(duì)AT84AD001B采樣得到的數(shù)據(jù)進(jìn)行降速和存儲(chǔ)的基礎(chǔ)上，本系統(tǒng)選擇了StratixII系列的EP2S90F780C4作為ADC采樣數(shù)據(jù)的處理器件。

[1]Atmel Corporation.Dual 8-bit 1 Gsps ADC AT84AD001B Smart ADC.2004:36～42

[2]Atmel Corporation.AT84AD001B-EB Evaluation Kit User Guide.2004:35～49

[3]Altera Corporation.PLL&Timing Glossary.2002:1～11

[4]Altera Corporation.Config_handbook.2004:23～119

[5]Altera Corporation.My First FPGA Design Tutorial.2004:1～44