美國史丹佛大學(xué)(Stanford University)的研究人員們在日前舉辦的2014年國際電子元件會(huì)議(IEDM) 上展示了真正的3D 晶片。大部份的3D晶片采用矽穿孔(TSV)的方式堆疊不同的制造晶片，例如美光科技(Micron Technology)的混合記憶體立方體(HMC)堆疊DRAM 晶粒。

此外，總部設(shè)于美國奧勒岡州的新創(chuàng)公司BeSang 將其專有制程技術(shù)授權(quán)給南韓的海力士半導(dǎo)體 (SK Hynix Inc.)，用于打造出無需透過TSV 的真正3D 技術(shù)。

然而，史丹佛大學(xué)所展示的是任何晶圓廠都能在標(biāo)準(zhǔn)的互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)上堆疊任何層數(shù)的邏輯與記憶體。在IEDM 上，史丹佛大學(xué)在CMOS 晶片上堆疊了2 層的金屬氧化物電阻型隨機(jī)存取記憶體(PRAM)，以及1 層利用碳納米管(CNT)作為電晶體通道的邏輯電路。

圖示是史丹佛大學(xué)展示的3D 晶片以標(biāo)準(zhǔn)過孔方式連接4 層電路，最底層是標(biāo)準(zhǔn)CMOS，最上層是碳納米管邏輯電晶體，中間夾著2 層RRAM。（來源：Stanford，Mitra/Wong Lab）

史丹佛大學(xué)所采用的方法是在底層制造一種標(biāo)準(zhǔn)CMOS 邏輯晶片，然后以二氧化矽絕緣體加以覆蓋，并且利用氬氣濺鍍蝕刻的方式使其平面化。在第二層的RRAM 是由氮化鈦、氧化鉿(作為主動(dòng)交換層)和鉑組成，然后在CMOS 層上以200℃的溫度利用傳統(tǒng)TSV 進(jìn)行制造 (以免損壞CMOS )，以實(shí)現(xiàn)互連。

然后，在經(jīng)過PRAM 以及另一層絕緣二氧化矽沉積后，另一層絕緣二氧化矽則沉積于RRAM之上并實(shí)現(xiàn)平面化。最上層則先以碳納米管進(jìn)行同向覆蓋，利用剝離(lift-off)方式形成石英晶片。為了實(shí)現(xiàn)足夠的密度，研究人員們進(jìn)行13 次的碳納米管轉(zhuǎn)換。然后再用傳統(tǒng)的內(nèi)層過孔(ILV)與微影技術(shù)，將碳納米管制造于邏輯層上的電晶體通道中。

“我們可以利用這種技術(shù)制造出任意層數(shù)，”史丹佛大學(xué)教授H.S.Philip Wong 說：“我們使用相當(dāng)寬松的設(shè)計(jì)規(guī)則在學(xué)校的晶圓廠中制造這些電路層，在其他的展示中則已證明我們的制程能一直微縮到現(xiàn)有采用過孔技術(shù)的20 nm 商用級?！?/p>

圖示為標(biāo)準(zhǔn)的平面型CMOS 晶片(圖左)透過TSV 分別堆疊邏輯元件與記憶體于不同的結(jié)構(gòu)；史丹佛大學(xué)的工程師為采用標(biāo)準(zhǔn)TSV 的CMOS 晶片上3 層結(jié)構(gòu)進(jìn)行低溫制程，以實(shí)現(xiàn)更高密度。

史丹佛大學(xué)的研究人員們還積極地展示在平面二氧化矽表面的碳納米管性能，這是在平行碳納米管上層利用標(biāo)準(zhǔn)圖形化技術(shù)，在場效電晶體(FET)中形成每通道約50 個(gè)納米管。研究人員們認(rèn)為，這種碳納米管電晶體由于具備較矽晶更高10倍的能效，因而可望在未來取代矽晶電晶體技術(shù)。

“我們想表達(dá)的是你可以先以標(biāo)準(zhǔn)矽晶CMOS 作為底層，仍然能夠打造出3D 晶片，但在未來，我們希望人們轉(zhuǎn)換成利用碳納米管電晶體，因?yàn)樗麄兊男阅芸蛇M(jìn)一步擴(kuò)展到超越矽晶，這就是為什么我們展示真正的碳納米管電路，而不只是堆疊上的一個(gè)測試電晶體?！?/p>

研究團(tuán)隊(duì)們強(qiáng)調(diào)，必須確保這種碳納米層在溫度夠低的情況下制造，才不至于損壞PRAM ，而在足夠的低溫下制造PRAM ，才不會(huì)損壞到底層的CMOS 晶片。數(shù)以千計(jì)的過孔實(shí)現(xiàn)各層的互連，才能使得這種納米管場效電晶體(CNTFET)成為PRAM 的理想選擇。