姚素英，徐文靜，高 靜，聶凱明，徐江濤

一種用于CMOS圖像傳感器的10位高速列級(jí)ADC

姚素英，徐文靜，高 靜，聶凱明，徐江濤

(天津大學(xué)電子信息工程學(xué)院，天津 300072)

提出了一種適用于高速小尺寸像素的列級(jí)ADC，該ADC采用單斜ADC(single-slope ADC，SS ADC)與逐次逼近ADC(successive-approximation ADC，SA ADC)相結(jié)合的方式在提高模數(shù)轉(zhuǎn)換速度的同時(shí)減小了芯片面積. SS ADC實(shí)現(xiàn)5位粗量化，SA ADC實(shí)現(xiàn)5位細(xì)量化，SA ADC中5位分段電容DAC的橋接電容采用單位電容并利用區(qū)間交疊方式實(shí)現(xiàn)了誤差校正．采用GSMC 0.18,μm 1P4M標(biāo)準(zhǔn)CMOS工藝對(duì)電路進(jìn)行設(shè)計(jì)，仿真結(jié)果表明：所提出的列級(jí)ADC在167,kHz/s采樣率和3.3,V電源電壓下，有效位數(shù)9.81，每列功耗0.132,mW，速度比傳統(tǒng)SS ADC提高了22倍．

CMOS圖像傳感器；列級(jí)ADC；單斜ADC；逐次逼近ADC

CMOS圖像傳感器以其功耗低、可靠性高、體積小、價(jià)格便宜等特點(diǎn)，已廣泛應(yīng)用于圖像采集領(lǐng)域．目前，應(yīng)用在CMOS圖像傳感器中的ADC有3種類型：像素級(jí)、列級(jí)和芯片級(jí)．與芯片級(jí)ADC相比，列級(jí)ADC對(duì)速度要求較低，降低了設(shè)計(jì)難度；與像素級(jí)ADC相比，列級(jí)ADC由像素內(nèi)轉(zhuǎn)移到像素陣列外，提高了填充因子，從而提高了圖像傳感器的光敏感度[1-2]．

列級(jí)ADC常見(jiàn)結(jié)構(gòu)有3種：?jiǎn)涡盇DC(singleslope ADC，SS ADC)[3]、循環(huán)ADC(cyclic ADC)和逐次逼近ADC(successive-approximation ADC，SA ADC)．列級(jí)SS ADC結(jié)構(gòu)簡(jiǎn)單，每列只需一個(gè)比較器和存儲(chǔ)器，占用芯片面積小，適用于小尺寸像素，但轉(zhuǎn)換時(shí)間長(zhǎng)，N位SS ADC需2N個(gè)時(shí)鐘周期(Tclock)完成一次轉(zhuǎn)換，因此在高速場(chǎng)合的使用受到限限制．文獻(xiàn)[1]中的SS ADC采用同一斜坡兩步轉(zhuǎn)換方式提高速度，但引入了列級(jí)噪聲；文獻(xiàn)[4]中的SS ADC采用多斜坡方式將速度提高3.3倍，但其斜坡個(gè)數(shù)是粗量化位數(shù)2的指數(shù)冪，隨著粗量化位數(shù)的增加，斜坡個(gè)數(shù)增加，版圖面積和功耗增加，限制了速度的提升．列級(jí)SA ADC轉(zhuǎn)換速度快，N位SA ADC轉(zhuǎn)換時(shí)間為NTclock，但每一列都需一個(gè)完整的ADC，每一個(gè)ADC都包含一個(gè)N位DAC，由于N位DAC占用芯片面積大，導(dǎo)致整個(gè)芯片的版圖面積大，因此在小尺寸像素使用受限．文獻(xiàn)[5]中的SA ADC采用所有列共用二分參考電壓方式減小版圖面積，但降低了有效位數(shù)．文獻(xiàn)[6]中的SA ADC采用7位DAC兩步轉(zhuǎn)換方式實(shí)現(xiàn)了14位精度，但其DAC中的橋接電容采用分?jǐn)?shù)電容，匹配精度不高，并且無(wú)法實(shí)現(xiàn)低位誤差校正．列級(jí)cyclic ADC轉(zhuǎn)換速度快，N位cyclic ADC轉(zhuǎn)換時(shí)間同樣為NTclock，但其功耗較大，原因在于cyclic ADC電路核心為乘2電路，隨著量化位數(shù)的增加，乘2電路精度提高，這就要求高精度的電容匹配和高增益運(yùn)放，從而增加了設(shè)計(jì)難度和功耗[7-8]．

綜上所述，SS ADC速度慢，SA ADC版圖面積大，cyclic ADC功耗高，因此如何實(shí)現(xiàn)適用于高速小尺寸像素的列級(jí)ADC成為設(shè)計(jì)難點(diǎn)之一．筆者設(shè)計(jì)的10位列級(jí)ADC將SS ADC與SA ADC相結(jié)合，即SS-SA ADC，其中SS ADC實(shí)現(xiàn)5位粗量化，SA ADC實(shí)現(xiàn)5位細(xì)量化，兩種ADC共用比較器，并利用區(qū)間交疊方式實(shí)現(xiàn)了誤差校正．該SS-SA ADC的速度比傳統(tǒng)的SS ADC提高了22倍，每列版圖面積比傳統(tǒng)的SA ADC小，適用于高速小尺寸像素．

1 10位SS-SA ADC設(shè)計(jì)優(yōu)化

設(shè)計(jì)中首先需確定粗細(xì)量化的位數(shù)．N位SS ADC轉(zhuǎn)換時(shí)間為2NTclock；N位SA ADC轉(zhuǎn)換時(shí)間為NTclock，每列需一個(gè)N位DAC，采用二進(jìn)制電容結(jié)構(gòu)的N位DAC需2N個(gè)單位電容．假設(shè)10位SS-SA ADC中SS ADC負(fù)責(zé)M(0＜M＜10)位粗量化，SA ADC負(fù)責(zé)10-M位細(xì)量化，則10位SS-SA ADC完成一次轉(zhuǎn)換所需時(shí)間T為

每列需一個(gè)10-M位DAC，采用二進(jìn)制電容結(jié)構(gòu)的10-M位DAC所需單位電容個(gè)數(shù)K為

圖1所示為M的取值對(duì)10位SS-SA ADC轉(zhuǎn)換時(shí)間和每列所需單位電容個(gè)數(shù)的影響，可見(jiàn)M=5，即SS ADC負(fù)責(zé)5位粗量化，SA ADC負(fù)責(zé)5位細(xì)量化，可達(dá)到速度與面積的最佳折中．

圖1 10位SS-SA ADC中粗細(xì)量化位數(shù)的優(yōu)化Fig.1Coarse and fine resolution optimization of 10,bit SS-SA ADC

2 10位SS-SA ADC電路實(shí)現(xiàn)

2.1 整體結(jié)構(gòu)

筆者提出的10位SS-SA ADC電路整體結(jié)構(gòu)如圖2所示，其中虛線框內(nèi)部電路是每列必需電路，虛線框外部電路是每列共享電路．該ADC量化范圍是Vrefn1～Vrefp1，Vpixel表示需量化的像素輸出值，Vramp為斜坡輸出值，Vdd為電源電壓，VDAC為5位DAC的輸出值，Vrefn2和Vrefp2為另一組參考電壓，B＜0∶4＞、B＜5∶9＞為量化的10位碼值．該ADC在工作時(shí)分為兩個(gè)階段，工作時(shí)序及工作波形如圖3所示，當(dāng)開(kāi)關(guān)S1、S4、S6閉合，開(kāi)關(guān)S2、S3、S5斷開(kāi)時(shí)，整體電路的等效結(jié)構(gòu)如圖4(a)所示，此時(shí)電路作為一個(gè)5位SS ADC工作，斜坡輸出值和像素值直接比較，進(jìn)行5位粗量化、5位粗量化結(jié)束后將開(kāi)關(guān)S1斷開(kāi)，開(kāi)關(guān)S2閉合，以防止輸入信號(hào)超出斜坡量程導(dǎo)致比較器不翻轉(zhuǎn)，之后將粗量化得到的高5位碼值保存；當(dāng)開(kāi)關(guān)S3、S5閉合，開(kāi)關(guān)S1、S2、S4、S6斷開(kāi)，整體電路的等效結(jié)構(gòu)如圖4(b)所示，此時(shí)電路作為一個(gè)5位SA ADC工作，像素值被5位DAC采樣，5位DAC的輸出值和低電平基準(zhǔn)比較，進(jìn)行5位細(xì)量化，從而得到低5位碼值．轉(zhuǎn)換結(jié)束后高5位碼值和低5位碼值一同輸出．

圖2 10位SS-SA ADC電路整體結(jié)構(gòu)Fig.2 Structure diagram of the proposed 10,bit SS-SA ADC

圖3 SS-SA ADC的工作時(shí)序及工作波形Fig.3 Timing diagram and working waveform of the proposed SS-SA ADC

圖4 SS-SA ADC分步工作等效電路Fig.4 Equivalent diagram of step working of the proposed SS-SA ADC

2.2 細(xì)量化SA ADC中5位DAC和邏輯控制單元

細(xì)量化SA ADC中5位DAC和邏輯控制單元的電路結(jié)構(gòu)如圖5所示，主體結(jié)構(gòu)與兩步SA ADC[6]類似，但橋接電容CS采用單位電容，補(bǔ)償電容CC連接在分段電容陣列的高位輸出．此結(jié)構(gòu)的整個(gè)工作過(guò)程分為3個(gè)階段：采樣、保持和電荷再分配. 采樣階段，CC、C2、C3、C4的下極板接Vpixel，C0、C1的下極板接低電平Vrefn1，同時(shí)開(kāi)關(guān)S0閉合，使DAC的高位輸出端接低電平Vrefn1；保持階段，開(kāi)關(guān)S0斷開(kāi)，同時(shí)CC、C0、C1、C2、C3、C4下極板均接低電平Vrefn1；電荷再分配階段，CC下極板始終接Vrefn1，C0、C1、C2、C3、C4下極板電壓由B＜0∶4＞和B＜5∶9＞共同決定，以C0下極板電壓為例，如表1所示，其中

表1 5位DAC中C0下極板電壓Tab.1 Voltages of C0bottom plate in 5,bit DAC

同理可得C1、C2、C3、C4下極板電壓取值，該5位分段電容DAC輸出為

式中C為單位電容．

該結(jié)構(gòu)有2個(gè)優(yōu)點(diǎn)．

(1) 橋接電容采用單位電容，提高了此電容與其他電容的匹配度，從而提高了ADC的精度．

(2) 該結(jié)構(gòu)可屏蔽DAC高位輸出端(X點(diǎn))寄生電容的影響，若X點(diǎn)的寄生電容為ΔC，則該5位分段電容DAC輸出為可見(jiàn)寄生電容只影響系數(shù)的大小，對(duì)ADC的精度沒(méi)有影響，因此圖2中S1、S2、S3和比較器的寄生電容對(duì)SS-SA ADC的精度無(wú)影響．

圖5 5位DAC和邏輯控制單元的電路結(jié)構(gòu)Fig.5 Structure diagram of 5,bit DAC and control logic

2.3 誤差校正

上述10位SS-SA ADC中，SS ADC實(shí)現(xiàn)5位粗量化，SA ADC實(shí)現(xiàn)5位細(xì)量化，但當(dāng)式(3)和式(4)中Vrefp2和Vrefn2出現(xiàn)偏差時(shí)，5位細(xì)量化的轉(zhuǎn)換區(qū)間相應(yīng)會(huì)出現(xiàn)偏差，進(jìn)而細(xì)量化出的低5位碼值出現(xiàn)偏差，從而降低了SS-SA ADC的整體精度．當(dāng)Vrefp2和Vrefn2偏低時(shí)，細(xì)量化區(qū)間出現(xiàn)負(fù)向偏移，此偏移如圖6(a)所示，從而導(dǎo)致低5位碼值整體出現(xiàn)正向偏移，低5位碼中部分最小碼值不會(huì)出現(xiàn)；當(dāng)Vrefp2和Vrefn2偏高時(shí)，細(xì)量化區(qū)間出現(xiàn)正向偏移，如圖6(b)所示，從而導(dǎo)致低5位碼值整體出現(xiàn)負(fù)向偏移，低5位碼中部分最大碼值不會(huì)出現(xiàn)，因此細(xì)量化時(shí)需進(jìn)行誤差校正．誤差校正電路如圖7所示，即將圖5中的5位DAC和邏輯控制單元模塊替換為6位DAC和邏輯控制單元模塊，Vrefp2和Vrefn2替換為Vrefp3和Vrefn3，D0～D5為低6位碼值，其中

圖6 參考電壓出現(xiàn)偏差時(shí)SS-SA ADC的工作波形Fig.6Working waveforms of the proposed SS-SA ADC when the reference voltage has offset

圖7 6位DAC和邏輯控制單元的電路結(jié)構(gòu)Fig.7 Structure diagram of 6,bit DAC and control logic

誤差校正工作原理如圖8所示．輸入信號(hào)Vpixel接入SS-SA ADC，首先由SS ADC進(jìn)行5位粗量化，轉(zhuǎn)換碼值為B＜5∶9＞；接著由圖7中SA ADC進(jìn)行6位細(xì)量化，高5位碼值B＜5∶9＞決定細(xì)量化區(qū)間，Vrefp3和Vrefn3的引入將6位細(xì)量化區(qū)間上下均擴(kuò)展5位細(xì)量化區(qū)間的1/2，相當(dāng)于5位細(xì)量化區(qū)間的2倍．采用此方法，即使參考電壓出現(xiàn)圖6所示偏差，也可將細(xì)量化出的低位碼值信息全部保留，只需進(jìn)行簡(jiǎn)單的數(shù)學(xué)運(yùn)算即可將高5位碼值和低6位碼值通過(guò)數(shù)字電路轉(zhuǎn)換成10位碼值輸出．

圖8 帶有誤差校正的10位SS-SA ADC工作波形Fig.8 Working waveform of 10 bit SS-SA ADC with error correction

3 仿真結(jié)果與分析

采用GSMC 0.18,μm 1P4M標(biāo)準(zhǔn)CMOS工藝對(duì)電路進(jìn)行仿真，仿真結(jié)果表明：本文提出的10位SSSA ADC在167,kHz/s采樣率和3.3,V電源電壓下，有效位數(shù)9.81，每列功耗0.132,mW．通過(guò)仿真得到的10位SS-SA ADC整體性能指標(biāo)與文獻(xiàn)[4，9-10]的對(duì)比如表2所示．實(shí)際制作過(guò)程中由于存在工藝偏差，電容匹配精度下降，使得細(xì)量化SA ADC中DAC精度下降，從而會(huì)導(dǎo)致整體ADC精度有所降低．

3.1 速 度

10位SS-SA ADC的轉(zhuǎn)換速度是多斜坡SS ADC[4]的6.7倍，由于多斜坡SS ADC[4]的轉(zhuǎn)換速度是傳統(tǒng)SS ADC的3.3倍，因此10位SS-SA ADC的轉(zhuǎn)換速度是傳統(tǒng)SS ADC的22倍．

3.2 版圖面積

有誤差校正的10位SS-SA ADC每列需1個(gè)比較器、1個(gè)開(kāi)關(guān)、寄存器、1個(gè)6位DAC及邏輯控制電路，6位DAC采用分段電容結(jié)構(gòu)需16個(gè)單位電容，當(dāng)單位電容取為100,fF時(shí)，每列版圖面積約15,μm×1,266,μm．文獻(xiàn)[9]中14位SA ADC每列包含1個(gè)14位DAC，14位DAC采用RC結(jié)合方式需1,024個(gè)單位電容．

表2 10位SS -SA ADC整體性能與參考文獻(xiàn)的對(duì)比Tab.2 Comparison between previous works and the proposed 10,bit SS-SA ADC

3.3 功 耗

ADC功耗比較采用FOM指數(shù)[9]，F(xiàn)OM指數(shù)越大表示功耗越大．

由式(9)計(jì)算得10位SS-SA ADC的FOM指數(shù)為文獻(xiàn)[10]中cyclic ADC FOM指數(shù)的1/3．

3.4 精 度

圖9為10位SS-SA ADC FFT分析結(jié)果(ENOB為有效位數(shù))．采用輸入范圍為1.2～2.8,V、頻率為163,Hz的正弦信號(hào)對(duì)ADC進(jìn)行動(dòng)態(tài)仿真，并利用Matlab軟件對(duì)仿真結(jié)果進(jìn)行FFT分析．其中，圖9(a)為無(wú)誤差校正的10位SS-SA ADC FFT分析結(jié)果，圖9(b)為有誤差校正的10位SS-SA ADC FFT分析結(jié)果，可見(jiàn)誤差校正將10位SS-SA ADC的信噪失真比(SNDR)由52.88,dB提升為60.86,dB．

綜上所述，10位列級(jí)SS-SA ADC速度與傳統(tǒng)的SS ADC相比提高了22倍，每列版圖面積比傳統(tǒng)的SA ADC小，功耗與cyclic ADC相比降低，適合用于高速小尺寸像素的CMOS圖像傳感器．

圖9 10位SS -SA ADC FFT分析結(jié)果Fig.9 FFT analysis results of 10 bit SS-SA ADC

4 結(jié) 語(yǔ)

筆者設(shè)計(jì)的10位列級(jí)SS-SA ADC將SS ADC與SA ADC結(jié)合，SS ADC實(shí)現(xiàn)5位粗量化，SA ADC實(shí)現(xiàn)5位細(xì)量化，SA ADC中5位分段電容DAC的橋接電容采用單位電容實(shí)現(xiàn)，提高了細(xì)量化的精度，并利用區(qū)間交疊方式實(shí)現(xiàn)了誤差校正．采用SS-SA ADC，在滿足高精度的同時(shí)，速度比傳統(tǒng)的SS ADC提高了22倍，每列版圖面積與傳統(tǒng)的SA ADC相比減小，因此列級(jí)SS-SA ADC適用于高速小尺寸像素的CMOS圖像傳感器．

［1］ Lim Seunghyun，Lee Jeonghwan，Kim Dongsoo，et al. A high-speed CMOS image sensor with columnparallel two-step single-slope ADCs[J]. IEEE Transac tions on Electron Device，2009，56(3)：393-398.

［2］ Mendis S K. CMOS active pixel image sensors for highly integrated imaging system[J]. IEEE Journal of Solid-State Circuits，1997，32(2)：187-197.

［3］ 高 靜，姚素英，徐江濤. 高速列并行 10 位模數(shù)轉(zhuǎn)換電路的設(shè)計(jì)[J]. 天津大學(xué)學(xué)報(bào)，2010，43(6)：439-494.

Gao Jing，Yao Suying，Xu Jiangtao. Design of high speed column-parallel 10-bit ADC[J]. Journal of Tianjin University，2010，43(6)：439-494(in Chinese).

［4］ Snoeij M F，Theuwissen A J P，Makinwa K A A，et al. Multiple-ramp column -parallel ADC architectures for CMOS image sensors[J]. IEEE Journal of Solid-State Circuits，2007，42(12)：2968-2976.

［5］ Lee Jeonghwan，Han Gunhee. A/D converter using iterative divide-by-two reference for CMOS image sensor[C] // International SoC Design Conference. USA，2008：35-36.

［6］ Shin M S，Kwon O K. 14-bit two-step successive approximation ADC with calibration circuit for highresolution CMOS imagers[J]. Electronics Letters，2011，47(14)：790-791.

［7］ Furuta Masanori，Nishikawa Yukinari，Inoue Toru，et al. A high-speed，high-sensitivity digital CMOS image sensor with a global shutter and 12-bit column-parallel cyclic A/D[J]. IEEE Journal of Solid-State Circuits，2007，42(4)：766-774.

［8］ Mase Mitsuhito，Kawahito Shoji，Sasaki Masaaki，et al. A Wide dynamic range CMOS image sensor with multiple exposure-time signal outputs and 12-bit columnparallel cyclic A/D converters[J]. IEEE Journal of Solid-State Circuits，2005，40(12)：2787-2795.

［9］ Matsuo Shinichiro，Bales Timothy J，Shoda Masahiro，et al. 8.9-megapixel video image sensor with 14-b column-parallel SA-ADC[J]. IEEE Transactions on Electron Device，2009，56(11)：2380-2389.

［10］ Lin Jinfu，Chang Soonjyh，Chiu Chinfong，et al. Lowpower and wide-bandwidth cyclic ADC with capacitor and opamp reuse techniques for CMOS image sensor application[J]. IEEE Sensors Journal，2009，9(12)：2044-2054.

（責(zé)任編輯：金順愛(ài)）

A 10-Bit High Speed Column-Parallel ADC for CMOS Image Sensor

Yao Suying，Xu Wenjing，Gao Jing，Nie Kaiming，Xu Jiangtao
(School of Electronic Information Engineering，Tianjin University，Tianjin 300072，China)

A column-parallel ADC for high speed and small pixel size CMOS image sensor is proposed. The proposed ADC not only improves speed but also decreases chip area by combining single-slope ADC(SS ADC)with successiveapproximation ADC(SA ADC). SS ADC converts the upper five bits，and SA ADC converts the lower five bits. The coupling capacitor of 5-bit segmented capacitive DAC in SA ADC is a unit capacitor. In addition，error correction is realized by interval overlap. The proposed ADC，which is designed in 0.18,μm 1P4M standard CMOS process，shows an effective bit number of 9.81 at 167,kHz/s. It dissipates 0.132,mW with a 3.3,V power supply. The speed is 22,times faster than that of the conventional SS ADC.

CMOS image sensor；column-parallel ADC；single-slope ADC；successive-approximation ADC

TN402

A

0493-2137(2014)03-0243-06

10.11784/tdxbz201205014

2012-05-04；

2012-09-12．

國(guó)家自然科學(xué)基金資助項(xiàng)目(61076024，61036004)．

姚素英（1947— ），女，教授，syyao@tju.edu.cn．

高 靜，gaojing@tju.edu.cn．