国产日韩欧美一区二区三区三州_亚洲少妇熟女av_久久久久亚洲av国产精品_波多野结衣网站一区二区_亚洲欧美色片在线91_国产亚洲精品精品国产优播av_日本一区二区三区波多野结衣 _久久国产av不卡

?

基于硬環(huán)境的動態(tài)FPGA測試平臺架構設計

2013-12-29 00:00:00畢泗國王力生
電腦知識與技術 2013年1期

摘要:FPGA在可編程嵌入式系統(tǒng)領域起到了至關重要的作用。FPGA不僅內(nèi)部結構復雜,而且隨著電路集成規(guī)模和管腳規(guī)模的日漸劇增,針對FPGA的測試的難度逐漸加大。在分析和比較主流測試方法的基礎上,結合實際項目中的設計,介紹了基于硬環(huán)境的FPGA測試平臺的整體架構和各模塊的功能,突出測試平臺的動態(tài)性和測試的完備性。

關鍵詞:FPGA;測試平臺;架構;動態(tài)性;完備性

中圖分類號:TN791 文獻標識碼:A 文章編號:1009-3044(2013)01-0198-02

1 概述

隨著信息技術和電子技術的快速發(fā)展,可編程嵌入式系統(tǒng)的發(fā)展已經(jīng)逐漸滲透到我國各行各業(yè)的產(chǎn)業(yè)結構中,與人們的生活息息相關的農(nóng)業(yè)、工業(yè)、信息產(chǎn)業(yè)等嵌入式系統(tǒng)都展現(xiàn)出了至關重要的作用。隨著芯片需求規(guī)模的增大和生產(chǎn)成本的提高,傳統(tǒng)的可編程嵌入式芯片已經(jīng)不能滿足生活和生產(chǎn)的需要,F(xiàn)PGA(Field Programmable Gate Array)現(xiàn)場可編程門陣列迅速的發(fā)展起來。FPGA解決了針對于可編程器件的技術難題,定制電路的資源浪費和操作效率低以及邏輯門電路資源不足。動態(tài)可重構的特性使得FPGA在實際的生產(chǎn)操作中靈活可控,而且無需專門的操作系統(tǒng)而是利用邏輯處理的專用器件是FPGA的另一大優(yōu)勢。

FPGA帶來了革命性的科技進步,然而針對于FPGA測試的工作量和難度仍然很大。究其原因在于,F(xiàn)PGA內(nèi)部結構復雜,目前FPGA主要測試方法為完全基于軟環(huán)境的FPGA測試方法和基于ATE的FPGA測試方法,其中完全基于軟環(huán)境的FPGA測試又主要體現(xiàn)在靜態(tài)測試和仿真測試,靜態(tài)測試包括HDL設計規(guī)范性檢查,靜態(tài)時序分析,HDL代碼審查;仿真測試包括功能仿真和布局布線后仿真。環(huán)節(jié)太多給測試工作帶來極大不便,有一環(huán)節(jié)出現(xiàn)很小的錯誤都可能對整個測試的結果產(chǎn)生很大的影響。同樣針對于ATE的FPGA測試方法主要原理是對FPGA進行針對性的配置,然后針對其進行測試。這種針對于ATE的測試方法雖然是對于FPGA特定的功能性檢驗,在面向應用的FPGA測試中發(fā)揮著較大作用,但是仍然存在著測試覆蓋率不足的問題,同時測試費用相對較高,而且靈活性較差,不太適合用于科學研究。基于以上分析,作為本文主要闡述對象的基于硬環(huán)境的動態(tài)FPGA軟硬件協(xié)同仿真測試既解決了完全基于軟環(huán)境FPGA測試的復雜性和不精確性,充分利用硬件提供其硬環(huán)境達到精確仿真,同時又解決了基于ATE的FPGA測試的覆蓋率不足和配置信息不能靈活的動態(tài)更新的問題。

2 測試方法

本文提出的FPGA測試思想來源于實際項目,項目采用的FPGA動態(tài)硬件測試平臺是為完成FPGA軟件在真實硬件環(huán)境下實施動態(tài)測試而研制的通用硬件平臺。采用開環(huán)的設計模式和黑盒測試的思想,模擬和觀測被測FPGA的外部信號特征,完成對其測試。[1][2]整體設計架構為:測試者可以通過在上位機的波形編輯器編輯需要的圖形化的觀測需要被驗證的信號,被編輯成功的信號的數(shù)據(jù)文件經(jīng)過存儲和處理完成格式轉換生成測試信號的DSP代碼即測試向量生成的必要數(shù)據(jù),DSP接受并根據(jù)波形編輯信號的數(shù)據(jù)生成測試向量,通過產(chǎn)生命令控制功能測試板的主FPGA芯片、通用模塊FPGA、輸出選通FPGA以及整個測試過程的控制,主FPGA芯片通過DSP生成的測試向量轉化成測試的物理信號,多種FPGA配置方式完成對被測FPGA的配置,被測FPGA生成的測試響應信號在DSP控制信號的控制下通過輸出選通FPGA進行信號選通以及一系列數(shù)據(jù)處理和采集傳回上位機反映給測試者,整個過程靈活可控,測試者可以根據(jù)自己的需要在上位機上選擇需要的信號來觀察和編輯。

3 測試系統(tǒng)設計

測試系統(tǒng)的設計工作主要劃分為三大部分:軟件設計(包括上位機軟件設計、DSP軟件設計)、FPGA設計、板級硬件設計。測試系統(tǒng)采用多層次、并行開發(fā),軟硬件協(xié)同設計的設計思想,從系統(tǒng)層面著手,采用從系統(tǒng)級、部件級至模塊級的自上而下與自下而上相結合的多層次設計方法;通過合理的軟硬件劃分,實現(xiàn)硬件與軟件并行開發(fā),板級硬件與芯片級硬件并行開發(fā)的高效率設計模式;軟硬件協(xié)同設計,提高設計與驗證效率。

3.1 功能檢測板

功能檢測板主要包括數(shù)據(jù)準備CPU模塊、時序仿真FPGA模塊、通用模塊FPGA、輸出選通FPGA模塊、輸入輸出數(shù)據(jù)存儲RAM五個部分。

數(shù)據(jù)準備CPU模塊選用DSP作為數(shù)據(jù)準備CPU芯片。數(shù)據(jù)準備CPU在整個測試系統(tǒng)中的作用主要體現(xiàn)在:與上位機的數(shù)據(jù)傳輸。[2][3]包括測試開始前的準備數(shù)據(jù)、運行中的必要數(shù)據(jù)、運行后的結果數(shù)據(jù)的傳輸。通過命令接口控制主FPGA芯片、通用模塊FPGA、輸出選通FPGA,實現(xiàn)對整個測試過程的控制。軟件編程實現(xiàn)GPIO上輸出信號的變化,直接作為被測FPGA的輸入信號。

通用模塊FPGA用于存放常用的模塊庫,以簡化時序仿真FPGA的設計。在外部接口上,主要包括以下幾部分:與DSP芯片的接口:主要是通過一個同步串行接口,實現(xiàn)控制命令的接收以及數(shù)據(jù)的傳遞。擬采用SPI或I2C接口實現(xiàn)。與時序仿真FPGA的接口:實現(xiàn)各種通用通訊模塊的模擬功能。

輸出選通FPGA的功能較為單一,主要是接受來自命令控制口的選通配置信息,并實現(xiàn)相應的選通邏輯。

輸入輸出數(shù)據(jù)存儲RAM:備用于將一些特殊信息保存下來待時序仿真FPGA使用以及待測FPGA的IO信號經(jīng)時序仿真FPGA處理后存入數(shù)據(jù)。

3.2 上位機

上位機軟件主要包括波形編輯、數(shù)據(jù)處理與波形顯示、數(shù)據(jù)交換接口三部分,波形編輯、波形顯示:波形編輯是指仿真前測試信號的波形定義,波形顯示是指測試后取得的信號數(shù)據(jù)的圖形化波形顯示。這兩種功能可合并在一個波形編輯器界面下。

3.3 高速I/O采集設備

數(shù)字IO采集模塊主要負責采集被測FPGA輸出信號的獲取。將這些信號以直觀的圖形表示出來。待測FPGA數(shù)字IO信號的采集通過兩種途徑進行:通過DSP、時序仿真FPGA進行采集:待測FPGA的IO信號經(jīng)時序仿真FPGA處理后存入數(shù)據(jù)存儲RAM,然后由數(shù)據(jù)準備CPU讀取并傳給上位機。通過數(shù)據(jù)采集設備進行采集,測試平臺中測試母板應提供相應的測試接口。上位機可以將采集到的數(shù)據(jù)以圖形化的方式直觀的顯示出來,呈獻給測試人員。

4 測試系統(tǒng)驗證

測試者通過在上位機上編輯待測的波形即待測的激勵信號的圖形化顯示,在此期間,測試者可以靈活可控的對波形進行編輯,測試者不僅動態(tài)圖形化地觀測需要被驗證的信號,而且可以編輯波形例如拖拉觸發(fā)沿、拷貝、粘貼以及畫新的波形信號。

[4]測試者可以很完備的通過波形編輯得到所需的測試波形,同時測試板上的各個模塊通過數(shù)據(jù)總線、地址總線、串口、JTAG接口、CAN/USB接口、外部存儲接口相互無縫連接,充分考慮到板級設計中各模塊邏輯資源的需求和電磁兼容性,在芯片的設計和布局時,嚴格合理的控制引腳資源的使用,支持片內(nèi)和片外的時鐘信號輸入,并且輸入激勵與輸出信號具有相同的基準時鐘,便于數(shù)據(jù)的對比和數(shù)據(jù)判讀提供保障。[5][6]將用于實現(xiàn)標準功能模塊的可綜合HDL激勵模塊會隨著測試平臺應用的成熟而逐漸形成測試模塊庫,供后續(xù)的測試項目使用。充分利用FPGA的動態(tài)可重構的特性,對滿足速率和帶寬要求的信號,按協(xié)議約定讀取時序存儲RAM中的數(shù)據(jù),產(chǎn)生被測FPGA所需的外部輸入;對于無法通過時序存儲RAM或數(shù)據(jù)準備CPU實現(xiàn)模擬的信號,時序仿真FPGA通過本身的硬件設計實現(xiàn)信號的模擬,以達到動態(tài)配置被測FPGA的目的和獲得較高的故障覆蓋率,充分體現(xiàn)測試的完備性。

5 結束語

本文的主要研究內(nèi)容為基于硬環(huán)境的動態(tài)FPGA測試的平臺的架構的設計,[7]與主流的FPGA測試方法做了分析和比較,介紹整個測試平臺各個模塊的結構和功能以及各模塊的無縫銜接,突出基于硬環(huán)境的下FPGA配置的動態(tài)性,同時保證整個測試平臺的測試完備性。

參考文獻:

[1] 林騰,馮建華,趙建兵,等.一種新的面向應用的FPGA測試方法[J].北京大學學報:自然科學版,2009,45(3):402-408.

[2] 李平,廖永波,阮愛武,等.SoC軟硬件協(xié)同技術的FPGA芯片測試新方法[J].電子科技大學學報,2009,38(5):716-720.

[3] 楊海鋼,孫嘉斌,王慰.FPGA器件設計技術發(fā)展綜述[J].電子與信息報,2010,32(3):714-727.

[4] 于源,徐元欣,鄭偉,等.基于FPGA的軟硬件協(xié)同測試的設計與實現(xiàn)[J].電子器件,2006,29(4):1208-1214.

[5] 梅巖,王力生.基于構件的嵌入式操作系統(tǒng)開發(fā)平臺設計[J].計算機工程,2006,32(11):97-99.

[6] Ahmed E.The effect of logic block granularity on deep-submicron FPGA performance and density[C].University of Toronto,Department of Electrical and Computer Engineering,2001.

[7] Roy K,Mehendale M.Optimization of channel segmentation for channeled architecture FPGAs[C].Proceedings of the IEEE Custom Integrated Circuits Conference. Boston.1992:441-444.

安义县| 巴林右旗| 衢州市| 武平县| 阿合奇县| 东阿县| 舒兰市| 云浮市| 乌鲁木齐县| 福泉市| 永吉县| 洞头县| 漳浦县| 内乡县| 左贡县| 五指山市| 阿合奇县| 车险| 集安市| 怀仁县| 沿河| 子长县| 望谟县| 峡江县| 青冈县| 伊宁县| 宾阳县| 棋牌| 塔河县| 屯昌县| 安康市| 包头市| 临清市| 韶关市| 共和县| 巴彦淖尔市| 平江县| 巫山县| 江永县| 淮南市| 万荣县|