李壽強(qiáng)

（成都工業(yè)學(xué)院，四川 成都 610081）

0 引言

在數(shù)字系統(tǒng)的設(shè)計(jì)中，F(xiàn)PGA+ARM 的系統(tǒng)架構(gòu)得到了越來(lái)越廣泛的應(yīng)用，F(xiàn)PGA主要實(shí)現(xiàn)高速數(shù)據(jù)的處理；ARM主要實(shí)現(xiàn)系統(tǒng)的流程控制、人機(jī)交互、外部通信以及FPGA控制等功能。I2C、SPI等串行總線接口只能實(shí)現(xiàn)FPGA和ARM之間的低速通信[1]；當(dāng)傳輸?shù)臄?shù)據(jù)量較大、要求高速傳輸時(shí)，就需要用并行總線來(lái)進(jìn)行兩者之間的高速數(shù)據(jù)傳輸[2]。

下面基于ARM處理器LPC2478以及FPGA器件EP2C20Q240，以ARM外部總線的讀操作時(shí)序?yàn)槔?，研究?jī)烧咧g高速傳輸?shù)牟⑿锌偩€；其中，數(shù)據(jù)總線為32位；并在FPGA內(nèi)部構(gòu)造了1024x32bits的SRAM高速存儲(chǔ)緩沖器，以便于ARM處理器快速讀寫FPGA內(nèi)部數(shù)據(jù)[3]。

1 ARM并行總線的工作原理

ARM處理器LPC2478的外部并行總線由24根地址總線、32根數(shù)據(jù)總線和若干讀寫、片選等控制信號(hào)線組成。根據(jù)系統(tǒng)需求，數(shù)據(jù)總線寬度還可以配置為8位、16位和32位等幾種工作模式[4]。

在本設(shè)計(jì)中，用到ARM外部總線的信號(hào)有：CS、WE、OE、DATA[31..0]、ADDR[23..0]、BLS等。CS為片選信號(hào)，WE為寫使能信號(hào)，OE為讀使能信號(hào)，DATA為數(shù)據(jù)總線，ADDR地址總線，BLS為字節(jié)組選擇信號(hào)。ARM的外部總線讀操作時(shí)序圖，分別如圖1所示。

根據(jù)ARM外部并行總線操作的時(shí)序，ARM外部總線的讀寫操作均在CS為低電平有效的情況下進(jìn)行。由于讀操作和寫操作不可能同時(shí)進(jìn)行，因此WE和OE信號(hào)不能同時(shí)出現(xiàn)低電平的情況。數(shù)據(jù)總線DATA是雙向的總線，要求FPGA也要實(shí)現(xiàn)雙向數(shù)據(jù)的傳輸。在時(shí)序圖中給出了時(shí)序之間的制約關(guān)系，設(shè)計(jì)FPGA時(shí)應(yīng)該滿足ARM信號(hào)的建立時(shí)間和保持時(shí)間的要求，否則可能出現(xiàn)讀寫不穩(wěn)定的情況。

圖1 ARM外部存儲(chǔ)器讀操作時(shí)序

圖2 FPGA和ARM之間的連接框圖

2 FPGA的并行總線設(shè)計(jì)

2.1 FPGA的端口設(shè)計(jì)

FPGA和ARM之間的外部并行總線連接框圖，如圖2所示。由于FPGA內(nèi)部的SRAM存儲(chǔ)單元為32位，不需要進(jìn)行字節(jié)組的選擇，因此BLS信號(hào)可以不連接[5]。為了便于實(shí)現(xiàn)ARM和FPGA之間數(shù)據(jù)的快速傳輸，F(xiàn)PGA內(nèi)部的SRAM既要與ARM處理器進(jìn)行讀寫處理，還要跟FPGA內(nèi)部的其他邏輯模塊進(jìn)行數(shù)據(jù)交換，因此SRAM采用雙口RAM來(lái)實(shí)現(xiàn)。

從端口的方向特性看，DATA端口是INOUT（雙向）方式，其余端口均為IN（輸入）方式。從端口的功能看，clk20m是全局時(shí)鐘，在實(shí)現(xiàn)時(shí)應(yīng)采用FPGA的全局時(shí)鐘網(wǎng)絡(luò)，這樣可以有效減少時(shí)鐘延時(shí)，保證FPGA時(shí)序的正確性。ADDR是16位的地址總線，由ARM器件輸入到FPGA。DATA是32位的雙向數(shù)據(jù)總線，雙向總線的設(shè)計(jì)是整個(gè)設(shè)計(jì)的重點(diǎn)。OE為ARM輸入到FPGA的讀使能信號(hào)。WE為ARM輸入到FPGA的寫使能信號(hào)。CS為ARM輸入到FPGA的片選信號(hào)，F(xiàn)PGA沒有被ARM選中時(shí)必須輸出高阻態(tài)，以避免總線沖突。

2.2 FPGA的雙向總線設(shè)計(jì)

在FPGA的并行總線設(shè)計(jì)中，如果頂層和底層的模塊都要用到雙向的IO端口，則要遵守設(shè)計(jì)原則；否則不利于VHDL程序的綜合。雙向IO端口的設(shè)計(jì)原則是：只有頂層設(shè)計(jì)才能用INOUT類型的端口，在底層模塊中應(yīng)把頂層的INOUT端口轉(zhuǎn)化為獨(dú)立的IN（輸入）、OUT（輸出）端口并加上方向控制端口[6]。頂層設(shè)計(jì)的VHDL代碼如下：

其中，DATA_i、DATA_o和output_en均為FPGA內(nèi)部的信號(hào)，在內(nèi)部的各層次模塊中，通過(guò)這三個(gè)信號(hào)就可以進(jìn)行單向的IO控制。這樣，頂層設(shè)計(jì)中雙向的DATA端口轉(zhuǎn)化為了內(nèi)部單向的 DATA_i（輸入）、DATA_o（輸出）和 output_en（輸出使能）。在內(nèi)部各模塊中，結(jié)合這三個(gè)信號(hào)以及ADDR、OE、WE、CS等信號(hào)，則可方便地實(shí)現(xiàn)ARM總線接口的功能。實(shí)現(xiàn)的VHDL關(guān)鍵代碼如下：

3 仿真結(jié)果分析

通過(guò)Quartus II仿真工具，對(duì)FPGA并行總線進(jìn)行時(shí)序仿真；仿真結(jié)果如圖3所示。根據(jù)ARM并行總線的讀寫時(shí)序圖要求，從仿真結(jié)果可以看出FPGA的總線接口設(shè)計(jì)滿足了設(shè)計(jì)的要求。由于選用的FPGA器件內(nèi)部帶有邏輯分析儀的功能模塊，通過(guò)Quartus II 軟件中的SignalTap II邏輯分析工具[7]，對(duì)FPGA的設(shè)計(jì)模塊進(jìn)行在線測(cè)試，發(fā)現(xiàn)總線時(shí)序了滿足ARM并行總線的要求，且工作穩(wěn)定，從另一個(gè)角度驗(yàn)證了設(shè)計(jì)和仿真結(jié)果的正確性。

圖3 FPGA并行總線的讀操作時(shí)序仿真結(jié)果

4 結(jié)論

由于FPGA技術(shù)和ARM技術(shù)應(yīng)用越來(lái)越廣泛，通過(guò)設(shè)計(jì)并行總線接口來(lái)實(shí)現(xiàn)兩者之間的數(shù)據(jù)交換，可以較容易地解決快速傳輸數(shù)據(jù)的需求，因此設(shè)計(jì)滿足系統(tǒng)要求的FPGA并行總線顯得尤為重要。本文設(shè)計(jì)的FPGA的ARM外部并行總線接口，滿足了總線的時(shí)序要求，并在某航空機(jī)載雷達(dá)應(yīng)答機(jī)中進(jìn)行了應(yīng)用，系統(tǒng)運(yùn)行穩(wěn)定，性能良好。以上的設(shè)計(jì)和仿真方法，對(duì)其他類似的設(shè)計(jì)也有一定的參考作用。

[1]楊承富，徐志軍.SPI總線接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)[J].軍事通信技術(shù)，2004，25（2）：72-76.

[2]王聰，張騁，何國(guó)建.基于ARM和FPGA的并行信號(hào)處理系統(tǒng)接口板設(shè)計(jì)[J].微計(jì)算機(jī)應(yīng)用，2008，29（8）

[3]朱曉鵬，肖鐵軍，趙蕙.ARM+FPGA的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[J].計(jì)算機(jī)工程與設(shè)計(jì)，2009，30（13）：3088-3090

[4]劉余才，王曉明，葛立明.單片機(jī)與FPGA的總線接口的設(shè)計(jì)與實(shí)現(xiàn)[J].蘭州交通大學(xué)學(xué)報(bào)，2009，28（1）：79-81

[5]沈海嘉，楊全勝.基于FPGA的ARM9與PC/104總線接口的設(shè)計(jì)[J].計(jì)算機(jī)技術(shù)與發(fā)展.2009，19（3）：182-184

[6]莫海永，張申科.FPGA中雙向端口I/O的研究[J].國(guó)外電子測(cè)量技術(shù).2005，6：49-51

[7]梁起，姜永林，高玉龍.SignalTap II在NIOS II系統(tǒng)調(diào)試中的應(yīng)用[J].自動(dòng)化技術(shù)與應(yīng)用，2006.25（8）：47-49