吳桐，張濤

（武漢科技大學 信息科學與工程學院，湖北 武漢 430081）

隨著CMOS IC朝著低功耗[1]，低工作電壓，高性能高集成度方向發(fā)展。為了保證系統(tǒng)在復雜的條件下能穩(wěn)定性的工作，電源電壓檢測[2]電路必不可少。文中研究一種低功耗，高性能復位芯片，其高可靠性的復位特性大大提高了系統(tǒng)的穩(wěn)定性。設計上保證在寬溫度范圍內當電源電壓掉電和上電瞬間實現復位，內置分頻電路連接級數實現復位時間可調。該芯片采3個管腳SOT封裝，工作電流僅有10μA，功耗低，成本低，性能高，電路結構簡單且工藝容易實現，廣泛應用于各類工業(yè)控制類系統(tǒng)中。RESET為恒高電位。

圖1 MCU復位芯片內部結構圖Fig.1 The MCU Reset chip internal structure block

1 芯片內部系統(tǒng)框架結構圖

具體工作原理如下：在電源上電瞬間，由內部數字控制邏輯電路產生一個使能信號，使內部張弛振蕩器振蕩，振蕩信號通過內部數字控制邏輯電路的分頻電路產生分頻信號，此時整個系統(tǒng)輸出端為一個高電平信號驅動NMOS，PMOS管，輸出實現上電復位。經過一段時間以后，分頻電路分頻結束，使整個數字控制邏輯電路輸出翻轉，輸出一個低電平信號驅動NMOS，PMOS。整個系統(tǒng)正常工作，輸出信號消失，當整個系統(tǒng)工作電壓由于某種原因下降時，如果電壓值下降到門檻電壓以下，內部電阻調整電路采樣電源電壓按比例線形比例下降，而帶隙基準[3]電壓的隨電源電壓變化幾乎保持不變，此時內部掉電檢測比較器[4]輸出產生翻轉信號送入內部數字控制邏輯電路，輸出控制信號使振蕩器[5]振蕩，內部分頻電路[6]開始對振蕩信號進行分頻計時，此時輸出復位，經過一段時間以后分頻結束，數字控制邏輯輸出發(fā)生翻轉，輸出復位信號消失，輸出端為恒高，系統(tǒng)恢復正常工作模式。此芯片各輸入，輸出引腳處均有ESD[7]保護電路，避免靜電放電擊穿。

2 帶隙基準電壓源的原理和特性分析

復位芯片正常工作，內部各個電路模塊需要一個穩(wěn)定的偏置信號提供直流工作點，并且該信號工作特性具有良好的抑制PVT特性的能力。內部偏置電路能提供一個隨工藝，電壓，溫度變化較小的穩(wěn)定信號源，帶隙基準可以實現這個功能。

帶隙基準的基本原理：如果將兩個具有相反溫度系數的量以適當的權重疊加，結果可以得到零溫度系數的信號量。由大量的實驗可以得到結論：雙極性晶體管的基極-發(fā)射級電壓即PN結的正向電壓具有負溫度特性。而如果當兩個雙極性晶體管工作在不相等的電流密度下，那么基極-發(fā)射級電壓的差值就與絕對溫度成正比而呈現正溫度特性。

由圖2知：雙極性晶體管Q1的發(fā)射結面積是Q2的N倍，由運放輸入端虛短特性知A，B兩點電壓被鉗制相等，則可得以下表達式：

圖2 復位芯片內部帶隙電壓基準源Fig.2 Reset chip internal bandgap voltage reference source

對帶隙基準電路進行數學分析，由于VBE的溫度特性一般已知或者可以進行線形抽象逼近，而熱電壓VT的溫度特性一般已知，故通過調節(jié)N，R3，R4的值可以設置合理的溫度系數點。VREF一般為1.2 V左右，零溫度系數點一般在室溫附近。圖2中MP2，MN2，MN3，MP4組成啟動電路，避免上電瞬間電路由于工作點設置不合理而進入簡并點異常狀態(tài)。MP2為倒比管，減小正常工作后之路的功耗。對MP4管，上電啟動瞬間MP3管不導通而MP4管柵壓為低，MP4管導通并且漏端電壓被拉低，同時MP3，MP5，MP6組成的電流鏡開始工作。電路啟動以后MP3管工作，MP3漏端電壓使MP4管的柵端電壓變高，MP4斷開，整個啟動過程結束。啟動速度很快，很穩(wěn)定，采用Cadence Spectre對電路進行仿真，采用CSMS035標準CMOS工藝庫。曲線如下：

由圖3可知：在整個溫度范圍內，電壓變化最大值不到1 mV溫度系數只有10ppm抑制溫度變化能力很好。

圖3 帶隙基準源溫度特性曲線Fig.3 Bandgap reference temperature characteristic

由圖4可知：電源受到噪聲干擾時，在很寬的頻率范圍內，基準對電源噪聲的抑制程度很好，尤其在低頻時1KHZ時電源抑制比達到-60 dB，整個頻率范圍內電源抑制比很高，通過合理設置OP補償電容可以保證整個基準的環(huán)路穩(wěn)定，不會出現自激振蕩。

圖4 帶隙基準源的電源抑制噪聲特性曲線Fig.4 Bandgap reference source of power suppress noise characteristic

3 內部張弛振蕩器的原理和特性分析

所謂張弛振蕩器，就是利用恒流源[8]對電容進行充電，使電容極板聚集電荷，電壓升高，當電壓超過一個高門檻值時通過整個環(huán)路的開關控制電路控制放電電路對電容進行放電，此時電容極板放電，電壓下降到低于一個低門檻電壓時通過整個環(huán)路的開關控制充電電路再次對電容進行。這樣，電容的極板電壓就在兩個電壓門檻值之間不斷的上升，下降，形成張弛鋸齒波電壓信號。然后通過整形電路形成張弛振蕩方波信號。

由圖5可知：VP為基準電路提供的一個偏置信號，通過MP1管轉換為電流然后通過電流鏡MN2，MN3，MN8，MP2，MP3，MP6等形成一定的充放電電流，具體工作原理如下：

圖5 張弛恒流充放電RC振蕩器Fig.5 Relaxation constant current charging and discharging RC Oscillator

EN為使能控制信號，當且僅當EN=0低電平時，控制開關管MN1，MN14關斷，振蕩器正常工作，否則OSC輸出為恒定高電位。初始時，電容C上極板電荷為零，處于低壓狀態(tài)。此時電壓VC小于VH，OSC輸出為低，MP6，MP7均導通，電流IMP6對電容C進行充電，電壓VC逐漸上升，當VC大于VH，輸出OSC電平翻轉，MN7，MN8導通，電容通過MN7，MN8進行放電，放電電流為IMN8，電壓逐漸下降。當VC小于VL時，輸出OSC再度翻轉，OSC輸出為低，再次對電容充電。如此循環(huán)，在電容C上獲得鋸齒波，通過整形電路以后形成方波。

振蕩器周期數學模型：仿真后，振蕩器曲線如如下：

4 內部數字控制邏輯電路

復位芯片內部的振蕩器頻率一般確定，但是復位時間針對不同應用場合時需要一定的調整，內部數字控制邏輯電路[9]就是實現這個調整的功能，內部的分頻電路不同的級聯個數可以實現不同的分頻輸出信號周期，即調整復位時間，然后通過邏輯控制電路對內部振蕩器進行控制，保證上電瞬間系統(tǒng)復位，掉電以后系統(tǒng)復位，恢復正常后系統(tǒng)持續(xù)復位一定時間后進入正常狀態(tài)。

圖6 振蕩器輸出OSC波形和電容上的張弛門檻電壓，三角鋸齒波電壓Fig.6 The OSC output waveform，the relaxation threshold voltage of capacitor，triangular voltage

由圖7可知：電源上電后，分頻器輸出為高電平，此時掉電比較器和VS信號均正常輸出，EN為低電平，振蕩器工作，產生振蕩信號，然后進入分頻器進行分頻計時，此輸出Q，QN均為高，輸出復位信號RESET為低，經過一定時間以后，分頻器輸出翻轉，QN，Q均為低，復位信號關斷，正常工作，RESET輸出恒高。

圖7 復位芯片數字控制邏輯電路框架圖Fig.7 Reset chip digital control logic circuit framework Figure

整個復位芯片進行系統(tǒng)仿真，包括上電瞬間和過程中電源掉電，整個系統(tǒng)工作電流。整個系統(tǒng)仿真波形如下。

由圖8可知：整個復位芯片的掉電閾值電壓為2.93 V，上電復位時間為5 ms（調整內部分頻單元個數可以改變復位時間），正常工作時的工作電流僅為10μA，由于內部基準運放使用大電容補償以實現高穩(wěn)定性，大相位裕度，所以在掉電瞬間，系統(tǒng)時延約為270μs不影響正常工作。

圖8 （自左向右）系統(tǒng)工作電流，掉電閾值電壓，系統(tǒng)上電，掉電輸出響應波形圖Fig.8 Rhreshold voltage of power drops，Response of power on，power drop，Operating current

5 結束語

該復位芯片，內部電壓基準源溫度特性好，抑制電源噪聲能力強，內部振蕩其結構簡單，頻率比較穩(wěn)定，掉電檢測電路實現迅速掉電響應，內部數字控制邏輯電路產生一系列時序邏輯控制信號保證系統(tǒng)上電，掉電瞬間進行復位，并且保證系統(tǒng)電源電壓恢復到門檻電壓以后再進行一段復位時間進行平滑過渡。整個芯片結構簡單，功耗低，性能強，工藝實現性好，成本較低，已成功流片并通過終測?，F在已經應用于工業(yè)控制系統(tǒng)中，封裝簡單，工作溫度范圍廣，復位精度高。

[1]陳力穎.CMOS低功耗電路設計[M].北京：科學出版社，2011：103－122.

[2]張飛龍.開關電源的電壓檢測與控制[D].西安：電子科技大學，2010.

[3]唐廣.低溫度系數高電源抑制比的基準源設計與應用[D].西安：電子科技大學，2010.

[4]李杰，吳光臨.一種低失調CMOS比較器設計[J].電路與系統(tǒng)學報，2007，12（3）：27－32.LI Jie，WU Guang-lin.A Design of low offset CMOS comparator[J].Circuit and Systems，2007，12（3）：27－32.

[5]張睿.適用于LED電流驅動的高性能張弛振蕩器的設計[D].武漢：華中科技大學，2008.

[6]包志華，景為平.3.75GHz 0.35umCMOS1：4靜態(tài)分頻器集成電路設計[J].南京郵電學院學報，2001（4）：91－94.BAO Zhi-hua，JING Wei-ping.3.75GHz 0.35umCMOS1：4static frequency divider IC Design[J].Nanjing University of Posts and Telecommunications，2001（4）：91－94.

[7]王怡飛.CMOS片上ESD保護電路設計研究[D].合肥：中國科學技術大學，2009.

[8]張春華.CMOS亞閾值偏置恒流源的分析與設計[J].電子設計工程，2007，16（5）：21－26.ZHANG Chun-hua.CMOS sub-threshold analysis and design of bias constant current source[J].Electronic Design Engineering，2007，16（5）：21－26.

[9]康松默.CMOS數字集成電路[D].北京：電子工業(yè)出版社，2009：243－275.