蘭建平，董秀娟

（湖北汽車工業(yè)學(xué)院 電氣與信息工程學(xué)院，湖北 十堰 442002）

與通用MCU相比，F(xiàn)PGA采用軟件來設(shè)計硬件，所有的實現(xiàn)最終都將轉(zhuǎn)化為其內(nèi)部的硬件邏輯，而且FPGA可以產(chǎn)生精準的時間基準。然而，如果對FPGA內(nèi)部所有硬件邏輯都通過編程實現(xiàn)，則由于FPGA本身的特點難免使系統(tǒng)中存在競爭冒險，系統(tǒng)穩(wěn)定性難以保證。而且編程任務(wù)量大，難以實現(xiàn)。軟核處理器技術(shù)是一種全新的設(shè)計理念，它將FPGA設(shè)計劃分為硬件和軟件兩個方面。硬件可以利用芯片設(shè)計商所提供的各類標準外設(shè)實現(xiàn)系統(tǒng)所需接口及控制邏輯，軟件可以專注于各種控制算法的實現(xiàn)。對于一些通用MCU無法滿足的應(yīng)用（如高精度實時測量、豐富的片內(nèi)外設(shè)、硬件可定制可擴展的系統(tǒng)）來說，F(xiàn)PGA能夠滿足實時、高精度和硬件可定制等多方面的要求。NiosII是Altera[1]的第二代FPGA嵌入式軟核處理器，其指令執(zhí)行速率可達200 DMIPS。對于本文所設(shè)計的自由落體分析儀，NiosII能夠滿足系統(tǒng)各方面的需求。

自由落體分析儀在測量領(lǐng)域應(yīng)用非常廣泛，可以用來研究落體運動，準確測量地球各點的絕對重力加速度值，對國防建設(shè)、經(jīng)濟建設(shè)和科學(xué)研究有著十分重要的意義。

本文設(shè)計了一種基于Altera NiosII軟核處理器為核心單元的自由落體分析儀。該系統(tǒng)在FPGA芯片中實現(xiàn)用戶自定制的處理器，其硬件結(jié)構(gòu)包括步進電機控制單元、光電編碼器信號采集單元、存儲器模塊、電源模塊、UART接口、PC顯示終端及SoPC模塊Altera CycloneII EP2C8。

1 系統(tǒng)的組成與設(shè)計原理

利用小球做自由落體運動來測量時間和位移，然后計算出g的值。測量原理如圖1所示。A、B、C是安裝在三角座上的3對光電對管（位置可以靈活地上下移動），可見系統(tǒng)設(shè)計的關(guān)鍵是精確測量光電門A、B、C之間的距離和下落時小球遮擋 3對光電門的時間間隔。

由圖1可知：

圖1 測量原理

其中，v0是小球下落時通過 A點的速度，t1是下落時遮擋A、B兩個光電門的時間間隔，s1是A、B之間的位移。

其中，t2是小球下落時遮擋 A、C兩個光電門的時間間隔，s2是 A，C之間的位移。 由式（1）和式（2）可得：

2 系統(tǒng)的硬件設(shè)計

硬件部分的設(shè)計可以分為兩個部分。第一部分是硬件平臺的設(shè)計，包含了主芯片EP2C8、外設(shè)芯片（SDRAM、配置芯片和Flash）以及它們之間的互聯(lián)；第二部分是定制系統(tǒng)需要的硬件系統(tǒng)，即設(shè)計處理器軟核和相關(guān)外設(shè)的控制邏輯。這部分的工作是整個系統(tǒng)設(shè)計的基礎(chǔ)。

整個硬件系統(tǒng)的核心是基于Cyclone II系列FPGA（EP2C8Q208C8）的SoPC模塊。系統(tǒng)的結(jié)構(gòu)框圖如圖2所示。Nios II軟核處理器定義主從設(shè)備之間的接口與通信時序，通過Avalon交換式總線連接各個控制模塊和多個IP核，包括SoPC Builder工具自定義生成的IP核模塊。SoPC Builder中包含3種可選的軟核處理器，分別是：Nios II/f（快速）——消耗FPGA資源最多，系統(tǒng)性能最高；Nios II/s（標準）——性能和FPGA使用量都是中等的；Nios II/e（經(jīng)濟）——所占FPGA資源最少，性能最低[2-3]。根據(jù)系統(tǒng)的需求，Nios II/f（快速）型軟核處理器完全能滿足本設(shè)計的需求。FPGA中還包括鎖相環(huán)、CPU與外部設(shè)備的接口，PWM輸出模塊對電機進行調(diào)速，數(shù)據(jù)采集模塊處理光電編碼器的測量數(shù)據(jù)，EPCS4用來上電時對FPGA進行配置，調(diào)試程序的JTAG_UART通信模塊，此外，電源管理模塊為電機、光電編碼器和FPGA提供工作所需電源電壓。

圖2 測量系統(tǒng)的結(jié)構(gòu)框圖

在NiosII處理器電機控制端口，當out_port_from_the_motor=00時，電機正轉(zhuǎn)，小球下降；當 out_port_from_the_motor=01時，電機反轉(zhuǎn)，小球上升。在FPGA電路和電機驅(qū)動放大電路之間加光電耦合器 （TLP521）以實現(xiàn)電氣隔離，可以提高系統(tǒng)的抗干擾性。L298片內(nèi)有兩個相同的模塊，每個模塊有3個控制輸入端：一個使能端和兩個方向控制端。如圖2所示，NiosII產(chǎn)生的PWM信號經(jīng)過光電耦合器連接到L298芯片的使能端，NiosII提供的兩路PWM信號提供步進電機調(diào)速控制，從而小球做勻速直線運動來測量位移。通過將NiosII的并行輸入輸出模塊（PIO）輸出的信號送入L298的方向控制端，來控制步進電機的轉(zhuǎn)向和制動狀態(tài)。本系統(tǒng)還使用了光電編碼器對電機進行速度檢測并反饋給NiosII，實現(xiàn)完整的閉環(huán)控制系統(tǒng)。

光電編碼器三相信號（A、B、Z）經(jīng)整形電路后的脈沖信號送入FPGA的數(shù)據(jù)采集模塊[4]，數(shù)據(jù)采集模塊主要是為時間和位移做準備，這里主要是測量相鄰的時間脈沖和位移脈沖上升沿之間的個數(shù)，方便NiosII處理器計算時間和位移以及進行時間和位移數(shù)值轉(zhuǎn)換。

片上存儲器采用EP2C8 FPGA提供165 888 bit的RAM 內(nèi)存，共計 36個 M4K RAM blocks，8 256個 LEs。

定時器Timer用來提供系統(tǒng)所需的時鐘節(jié)拍。

PIO通過2 bit的二進制信號來檢測操作面板的按鍵觸發(fā)信號、判斷電機控制器的參數(shù)并進行小球位置檢測。

通用異步收發(fā)器（UART）提供了人機交互接口，與上位進行通信以及程序調(diào)試。這里，USB接口可視作一個虛擬的通用異步收發(fā)器來訪問。系統(tǒng)運行中，閃存存儲配置文件，而SDRAM存儲各類數(shù)據(jù)。

設(shè)計軟硬件接口的任務(wù)是完成驅(qū)動程序的編寫工作，驅(qū)動程序是連接硬件與軟件的橋梁。此外，軟硬件接口的另一個重要工作是進行硬件初始化，處理器從復(fù)位狀態(tài)進入操作系統(tǒng)能夠運行的狀態(tài)，也就是把控制權(quán)交給操作系統(tǒng)或應(yīng)用程序之前，硬件和驅(qū)動必須做的一些工作。利用Altium Designer工具完成電路板的PCB版圖設(shè)計。

3 處理器的定制與系統(tǒng)的工作原理

NiosII處理器采用 32 bit指令﹑32 bit數(shù)據(jù)和地址﹑32 bit通用寄存器和32個外部中斷源[5]，能在高性能的Stratix或低成本的Cyclone芯片上實現(xiàn)，配置最合適的處理器、選擇合適的外設(shè)和接口組合。

本系統(tǒng)是以NiosII處理器作為實現(xiàn)控制的中央處理器，實驗證明，NiosII軟核處理器主頻可以平穩(wěn)運行在120 MHz，速度相當快。設(shè)置總線時鐘頻率為50 MHz。

利用SoPC Builder開發(fā)工具創(chuàng)建用戶定制的NiosII處理器，其地址映射和中斷優(yōu)先級分配如圖3所示。圖4所示的本系統(tǒng)定制的NiosII處理器還加入了CPU核、EPCS、SDRAM、TIMER、PIO、數(shù)碼管和 UART 等外圍接口電路，以實現(xiàn)NiosII與外設(shè)的通信。

SoPC Builder將定制的處理器轉(zhuǎn)化為Verilog HDL等具體的設(shè)計文件，自動生成針對硬件環(huán)境的C語言和匯編語言的頭文件以及函數(shù)庫。

在Quartus II中實現(xiàn)重力加速度測量系統(tǒng)用戶定制的NiosII處理器模塊如圖4所示。主要端口包括時鐘信號 clk、復(fù)位信號 reset_n、中斷信號 int_port_to_the_INT、光電編碼器采集數(shù)據(jù)in_port_to_the_data_out[31..0]、電機控制 信 out_port_from_the_motor[1..0]、LCD顯 示 coe_seg_from_the_seg、UART發(fā)送和接收端口。由于 NiosII是在FPGA片內(nèi)實現(xiàn)的，因此它既可以通過引腳連到外部與其他設(shè)備相連接，也可以直接連到片內(nèi)的其他模塊上。同樣，F(xiàn)PGA片內(nèi)未被使用的資源仍然可以被配置到其他模塊使用，從而實現(xiàn)系統(tǒng)的集成。

電路板上只有一個頻率為50 MHz的外部晶振，顯然無法滿足設(shè)計所需的各種頻率要求。于是采用FPGA內(nèi)嵌的模擬鎖相環(huán) PLL（Phase Lock Loop）進行分頻與倍頻，以滿足系統(tǒng)設(shè)計中各個模塊不同頻率的要求。由鎖相環(huán)模塊提供CPU的時鐘和SDRAM的時鐘（兩個時鐘大小均為 50 MHz，相位相差 63°），以及光電編碼器數(shù)據(jù)采集模塊所需的高頻時鐘200 MHz。當產(chǎn)生測量時間按鍵中斷時，小球做自由落體運動，下落的過程中遮擋光電門對管時，產(chǎn)生一系列脈沖，以高頻200 MHz為基準頻率測出相鄰脈沖上升沿之間的時間就是要測量的時間。當產(chǎn)生測量距離按鍵中斷時，小球再次通過光電門對管，遮擋光電門時會產(chǎn)生一系列脈沖，通過測量模塊得到相鄰兩個脈沖上升沿之間編碼器的轉(zhuǎn)數(shù)N，要測的位移S=N×c，其中c為光電編碼器轉(zhuǎn)軸的周長。

4 系統(tǒng)軟件設(shè)計

為了操作這些片上硬件，SoPC Builder提供了一個編寫軟件代碼的 NiosII集成開發(fā)環(huán)境（IDE）[6]，軟件編程采用C語言和VHDL語言完成，在NiosII IDE下完成所有軟件開發(fā)任務(wù)，包括編輯、編譯、調(diào)試程序和下載[7]。在進行軟件設(shè)計時，根據(jù)NiosII處理器系統(tǒng)的需求自動生成開發(fā)向?qū)В苊馐謩釉O(shè)置帶來的不便，節(jié)省時間，縮短開發(fā)周期[8]?；赟oPC平臺NiosII處理器的整個軟件系統(tǒng)由實現(xiàn)不同軟件功能的模塊組成，包括：主程序模塊、串口中斷子程序、光電編碼測量子程序、電機驅(qū)動程序、數(shù)據(jù)處理子程序和上位機顯示程序。

在本測量系統(tǒng)中，NiosII程序?qū)崿F(xiàn)如下3個任務(wù)。（1）系統(tǒng)設(shè)置了多個按鍵，當按下按鍵時，由 NiosII軟核識別鍵值完成不同的中斷操作。（2）通過UART模塊得到上位機發(fā)出的控制任務(wù)及控制參數(shù)，接收與步進電機同軸的光電編碼器的反饋信號，經(jīng)CPU計算和處理后得到糾正后的PWM控制參數(shù)并傳達給自定制的PWM模塊，由PWM模塊輸出相應(yīng)的PWM信號控制直流電機的正反轉(zhuǎn)狀態(tài)，從而實現(xiàn)小球做勻速直線運動來精確測量兩點間的位移。（3）進行數(shù)據(jù)運算和進制轉(zhuǎn)換，中間過程要進行乘法除法運算，測量的時間換算成秒為單位，位移換算成米為單位。

圖5是測量系統(tǒng)的主程序流程圖。系統(tǒng)初始化時，使用函數(shù) IOWR （SIGNAL_CAP_0_BASE，0，1） 將采集模塊全局信號復(fù)位，接著判斷串口是否有數(shù)據(jù)，處理串口數(shù)據(jù)，判斷按鍵值，使用 KEY-＞INTERRUPT_MASK＝1注冊中斷， 使用 alt_irq_register（KEY_IRQ，NULL，ISR_key）來建立用戶中斷程序，對各個按鍵中斷響應(yīng)進入中斷服務(wù) 程 序 sig_cap_irq_proc_tests、sig_cap_irq_proc_testt、sig_cap_irq_proc_ up、sig_cap_irq_proc_down、sig_cap_irq_proc_stop。當完成時間/位移測量后，產(chǎn)生一個硬件中斷，將標志flag_INT置1。當主循環(huán)程序判斷flag_INT為1時，就可以從外擴的SDRAM中將時間/位移數(shù)據(jù)讀入SDRAM中，其中包括用戶自定義指令和硬件模塊實現(xiàn)的數(shù)據(jù)運算和進制轉(zhuǎn)換部分。最后主要使用IOWR_ALTERA_AVALON_PIO_DATA （SEG_SEL_BASE，0xff）、IOWR_ALTERA_AVALON_PIO_DATA （SEG_SEL_BASE，bittab[cnt]） 和IOWR_ALTERA_AVALON_TIMER_STATUS（TIMER_BASE，0）3 個函數(shù)來顯示測量結(jié)果。

圖5 主程序流程圖

本文基于NiosII設(shè)計了自由落體分析儀，提出了一種軟硬件綜合的解決方案，同時完成了底層的硬件系統(tǒng)和相應(yīng)的軟件的實現(xiàn)。由于SoPC技術(shù)先天具有巨大的靈活性，因此在本文設(shè)計的基礎(chǔ)上可以配合NiosII軟核的強大功能進行功能擴展和系統(tǒng)升級，以提高系統(tǒng)的性能，拓展應(yīng)用領(lǐng)域。不僅如此，采用IP核復(fù)用技術(shù)基于NiosII進行嵌入式系統(tǒng)設(shè)計可以大大縮短硬件開發(fā)周期。

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