胡仕剛，吳笑峰，席在芳

(湖南科技大學信息與電氣工程學院，湖南湘潭411201)

0 引言

由于MOS器件的柵氧化層厚度隨器件幾何尺寸的不斷縮小而變得越來越薄，超薄柵氧化層的可靠性也相應變得越來越重要［1，2]。當器件尺寸減小到亞微米和深亞微米量級，特別是當柵氧化層的厚度小于3nm后，為保證器件正常工作，外加電壓也相應減小。在較小的柵電壓下，柵氧化層中將會存在明顯的載流子隧穿電流，而且該隧穿電流也明顯不再符合FN隧穿漏電流的規(guī)律［3]，被稱為直接隧穿(DT)電流。即使在工作電壓下，超薄柵氧化層中也存在明顯的直接隧穿漏電流。這種漏電流將會對器件的功耗、邏輯電路的驅動能力、存儲器的存儲能力以及器件的可靠性等產(chǎn)生極其不利的影響。本文基于可靠性理論和電路級仿真深入地研究了直接隧穿電流對CMOS邏輯電路的影響。仿真工具為HSpice軟件，MOS器件模型參數(shù)采用的是BSIM4，LEVEL 54。柵氧化層厚度是1.4nm，工作電壓為1.2V。

1 MOS器件直接隧穿理論

如圖1所示的MOS器件，直接隧穿柵電流由幾部分組成，Igso和Igdo是穿過柵對源、漏交疊區(qū)的寄生漏電流、Igc是柵對反型溝道的隧穿電流，Igc由流向源極的Igs和流向漏極Igd組成［4]。由圖可知，穿越MOSFET柵氧化層的隧穿電流不僅存在于反型溝道內，也存在于柵—源、柵—漏覆蓋區(qū)的積累層內。這種柵源和柵漏交疊區(qū)之間發(fā)生的隧穿就稱為邊緣直接隧穿(EDT)。隨著溝道長度的縮小，覆蓋區(qū)所占的比例增大，穿越覆蓋區(qū)的隧穿電流的影響將變得更加顯著。穿越柵氧化層的邊緣直接隧穿電流增加了電路的泄漏電流，從而增加了電路的靜態(tài)功耗。

圖1 柵隧穿電流組成

圖2 NMOS結構強反型時能帶圖

圖2給出了n+多晶硅/SiO2/p-Si NMOS結構反型時的能帶圖。直接隧穿電流密度可近似由下式表示［6]:

其中，Eox是氧化層的電場強度，b是Si-SiO2勢壘高度，Vox是氧化層上的電壓降，A和B是依賴于電子有效質量和Si-SiO2勢壘高度等因素的系數(shù)。

其中，ψs是表面勢，Vgs是外加柵電壓，Vfb是平帶電壓，Vpoly是由于多晶硅效應引起的電壓降。

其中，tox是氧化層厚度。

由于表面勢ψs隨著漏端偏置和襯底偏置會發(fā)生變化，所以漏端偏置和襯底偏置也會改變柵電流密度。

對于理想NMOS-FET，強反型，即ψs＞2f時

式中的V的是電子準費米勢，范圍從源端Vsb到漏端Vds。考慮漏端偏置的影響，則ψs，drain=ψs(Vds+Vsb)，ψs，source=ψs(Vsb)。當漏偏Vd＞0時，柵電流(Ig)由柵—源電流(Igs)和柵—漏電流(Igd)兩部分組成。Igd由一定漏偏下的表面勢ψs，drain決定。Igs和Igd可以分別計算。當漏端電壓增加，漏端的表面勢隨之增加，這就促使漏端附近氧化層上的壓降減小，Igd減小。柵電流也隨之減小，甚至變?yōu)樨撝怠?/p>

將MOS管的背接觸或體相對源加反向偏置是一種調整閾值電壓的方法。這種電學調整方法出現(xiàn)在離子注入技術之前，利用的就是所謂體效應和襯偏效應?？紤]襯底反向偏置時，襯底中的耗盡區(qū)變厚，耗盡層電荷增加，從而在柵壓相同情況下，襯底表面的表面勢增大。表面勢的增加，使得柵氧化層上的壓降減小，從而使柵隧穿電流減小。

2 邏輯電路中MOS器件的柵泄漏

CMOS數(shù)字邏輯電路中，MOS器件的工作狀態(tài)主要有四種。圖3給出了CMOS邏輯電路中NMOS管常見的四種工作狀態(tài)。

圖3 CMOS邏輯電路中NMOS管的四種工作狀態(tài)

本文將這四種工作狀態(tài)分別定義為線性區(qū)、飽和區(qū)、亞閾區(qū)和截止區(qū)。當NMOS管工作于線性區(qū)時，柵電壓為高電位“1”而其它端電壓均處于低電位“0”。溝道反型層電子和源漏區(qū)積累的電子都將向柵極發(fā)生直接隧穿，隧穿電流沿溝道可看成近似均勻分布;當NMOS工作于飽和區(qū)時，柵和漏端同為高電位，盡管溝道反型層電子和源漏區(qū)積累的電子都將向柵極發(fā)生直接隧穿，但由于漏端偏置的影響很大，飽和區(qū)的柵隧穿電流將比線性區(qū)的柵隧穿電流小很多;當NMOS工作于亞閾區(qū)時，柵電壓為低電位“0”而漏端電壓為高電位“1”，其它端電壓均處于低電位“0”，柵漏交疊區(qū)中多晶硅柵極的電子將向漏端發(fā)生邊緣直接隧穿;當NMOS工作于截止區(qū)時，所有端電壓均為低電位，無隧穿電流。此外，若襯底端實際電壓小于源端電壓時候，由于襯底偏置的影響，柵電流將會減小。

CMOS邏輯電路中PMOS管的常見工作狀態(tài)與NMOS類似。在同一工作狀態(tài)下，與NMOS管的工作狀態(tài)相比，各端電壓電位相反，發(fā)生隧穿的載流子主要是空穴。此外，若襯底端實際電壓大于源端電壓時候，由于襯底偏置的影響，PMOS柵電流將會減小。

3 CMOS反相器靜態(tài)柵泄漏研究

CMOS反相器電路由兩只增強型MOS-FET組成，其中一個為N溝道結構，另一個為P溝道結構。為了電路正常工作，要求電源電壓VDD大于兩個管子開啟電壓絕對值之和，即VDD＞(VTN+|VTP|)。驅動提供的靜態(tài)功率是PIN，電源提供的靜態(tài)功率PDD，反相器提供給負載的功率是POUT，反相器靜功率損耗是

當靜態(tài)輸入電壓為VIN，輸入電流為IIN，電源電壓為VDD，電源電流為IDD，靜態(tài)輸出電壓為VOUT和輸出電流為IOUT時，有

在圖4所示的CMOS反相器中，柵電流將產(chǎn)生輸入電流IIN，從而對靜態(tài)功耗產(chǎn)生影響。電路中由于器件源端和襯底端是接在一起的，這兩端之間的電壓VBS=0，所以襯底電流產(chǎn)生的功耗為0，可以忽略。

在圖4(a)中，輸入電壓近似為0，輸出電壓等于VDD。NMOS-FET偏置于亞閾區(qū)，而PMOS-FET偏置于線性區(qū)。NMOS-FET的柵隧穿電流路徑局限在柵漏交疊區(qū)，其方向是從輸出節(jié)點指向輸入節(jié)點。PMOS-FET的柵隧穿電流分布于溝道和源漏交疊區(qū)，其方向是從電源節(jié)點、溝道和輸出節(jié)點分別指向輸入節(jié)點。當反相器偏置于這種條件時，IIN小于0，IDD和IOUT都大于0。從而有PIN小于0，PDD和POUT都大于0。

在圖4(b)中，輸入電壓近似為VDD，輸出電壓等于0。PMOS-FET偏置于亞閾區(qū)，NMOS-FET工作于線性區(qū)。PMOS-FET的柵隧穿電流路徑局限在柵漏交疊區(qū)，其方向是從輸入節(jié)點指向輸出節(jié)點。NMOS-FET的柵隧穿電流遍布于溝道和源漏交疊區(qū)，其方向是從輸入節(jié)點分別指向輸出節(jié)點、溝道和零電位節(jié)點。當反相器處于這種偏置條件時，IIN和IDD都大于0，IOUT小于0。從而有POUT小于0，PIN和PDD都大于0。

定義VDD=1.2V，利用HSpice對CMOS反相器進行仿真。PMOS器件尺寸W/L=5.5μm/1μm，NMOS器件尺寸定為W/L=2.5μm/1μm。

圖4 存在柵隧穿時CMOS反相器中電流路徑

圖5(a)給出了VIN從0V到1.2V直流掃描時CMOS反相器的柵泄漏電流。隨著VIN正向增加，IIN從負值向正值正向增加。VIN≈0.53V，IIN≈0，但這個區(qū)域并非反相器件工作區(qū)域。VIN接近0時，IIN小于0，PIN小于0;VIN接近1.2V時，IIN大于0，PIN大于0。所得結論與上面分析一致。IGP是PMOS-FET的靜態(tài)柵電流，IGP隨著VIN正向增加，從負值向正值沿正向增加，在VIN接近0時與總的輸入電流IIN幾乎相等，此時PMOS-FET的空穴隧穿電流占主要成分。IGN是NMOS-FET的靜態(tài)柵漏電流，IGN隨著VIN正向增加，也從負值向正值沿正向增加，在VIN接近1.2V時與總的輸入電流IIN幾乎相等，此時NMOS-FET的電子隧穿泄漏占主要成分。

圖5(b)給出了VIN從0V到1.2V直流掃描時電壓源VDD提供的電流IDD。VIN接近0時電壓源VDD提供的電流要比VIN接近1.2V時提供的電流大三個數(shù)量級。這說明，VIN接近0V時，器件靜態(tài)功耗將主要由電源VDD提供;而VIN接近VDD時，器件靜態(tài)功耗主要由輸入驅動VIN提供。從圖5(b)可以看出，在VIN≈0.5VDD=0.60V時IDD達到峰值，電源提供的靜態(tài)功率最大;

在VIN接近0V或者接近1.2V時IDD是比較小的，電源提供的功率相對較小。

圖5 CMOS反相器中VIN從0V到1.2V直流掃描特性

4 結語

本文基于可靠性理論和電路級仿真深入地研究直了接隧穿電流對CMOS邏輯電路的影響。文中的仿真結果符合理論分析，器件氧化層厚度越小，柵漏電流的影響越嚴重，甚至電路的正常工作性能也受到干擾。文中的理論和實驗數(shù)據(jù)將有助于以后電路設計。

［1] Hu Shigang，Hao Yue，Ma Xiaohua，et al.Study on the degradation of NMOSFETs with ultra-hin gate oxide under CHE stress at high temperature.Chinese Physics B，2009，18(12):5479-5484.

［2] 陳衛(wèi)兵，徐靜平，鄒曉，小尺寸MOSFET隧穿電流解析模型.北京:物理學報，2006，55(10):5036-5040

［3] Choi C H，Nam K Y，Yu Z P，et al.Impact of gate direct tunneling current on circuit performance:a simulation study.IEEE Trans.Electron Devices，2001，48(12):2823-2829

［4] Cao K，Lee W C，Liu W，et al.BSIM4 Gate Leakage Model including Source-Drain Partition.In IEDM Technical Digest.，December 2000:815-818

［5] Ranuarez J C，Deen M J，Chen C C.A Review of Gate Tunneling Current in MOS Devices.2006，Microelectronics reliability，46(12):1939-1956