陸繼遠(yuǎn)，景亮

同步Petri網(wǎng)的仿真及硬件實(shí)現(xiàn)?

陸繼遠(yuǎn)，景亮

（江蘇大學(xué)電氣信息工程學(xué)院，江蘇鎮(zhèn)江212013）

基于現(xiàn)有的EDA技術(shù)，針對(duì)同步Petri網(wǎng)和硬件描述語(yǔ)言的關(guān)聯(lián)性，提出了用VHDL語(yǔ)言對(duì)同步Petri網(wǎng)進(jìn)行描述并實(shí)現(xiàn)。首先使用同步Petri網(wǎng)對(duì)控制器進(jìn)行建模，然后使用VHDL語(yǔ)言對(duì)同步Petri網(wǎng)控制模型進(jìn)行描述，最終在EDA軟件Max+PlusII中進(jìn)行編譯、仿真和適配，并下載到FPGA中，通過(guò)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)GW48-CK進(jìn)行硬件實(shí)現(xiàn)并測(cè)試。仿真波形及硬件測(cè)試表明了該方法的正確性與有效性，這對(duì)于基于同步Petri網(wǎng)的控制器設(shè)計(jì)具有重要意義。

同步Petri網(wǎng)；條件／事件系統(tǒng)；硬件描述語(yǔ)言；電子設(shè)計(jì)自動(dòng)化；可編程邏輯器件；硬件實(shí)現(xiàn)

1 引言

Petri網(wǎng)是德國(guó)數(shù)學(xué)家Carl Adam Petri博士于1962年在其博士論文《用自動(dòng)機(jī)通信》（Communica

tion With Automata）中首次提出的網(wǎng)狀結(jié)構(gòu)的信息流模型。40多年來(lái)，Petri網(wǎng)理論［1-3］不斷發(fā)展，Petri網(wǎng)的應(yīng)用范圍也在不斷擴(kuò)大，受到國(guó)內(nèi)外諸多領(lǐng)域的專家學(xué)者的重視。Petri網(wǎng)有直觀的圖形表示和深厚的數(shù)學(xué)基礎(chǔ)，既是層次化的模型結(jié)構(gòu)，又能反映系統(tǒng)的動(dòng)態(tài)性能。Petri網(wǎng)作為一種信息流模型，具有強(qiáng)大的模擬能力，描述和分析并發(fā)現(xiàn)象有獨(dú)到的優(yōu)越之處，使得它在許多領(lǐng)域得到應(yīng)用，特別是離散事件系統(tǒng)［4-5］。使用Petri網(wǎng)對(duì)離散事件系統(tǒng)建模，采用Petri網(wǎng)軟件工具分析、驗(yàn)證系統(tǒng)的各種性能，已被人們廣泛接受。普通Petri網(wǎng)也已通過(guò)擴(kuò)展，得到Petri網(wǎng)的許多子類，目的是對(duì)同步并發(fā)數(shù)字系統(tǒng)進(jìn)行有效描述。

文獻(xiàn)［6］給出了Petri網(wǎng)電路實(shí)現(xiàn)的一種方法，其特點(diǎn)是庫(kù)所與變遷分開(kāi)實(shí)現(xiàn)。為了減少占用的FPGA資源，將庫(kù)所與變遷的電路綜合在一起，但缺點(diǎn)是庫(kù)所和變遷都使用了觸發(fā)器，不能在真正意義上實(shí)現(xiàn)異步控制，采用了全局時(shí)鐘，接線復(fù)雜。有學(xué)者曾用基本RS觸發(fā)器來(lái)實(shí)現(xiàn)Petri網(wǎng)，特點(diǎn)是不用全局時(shí)鐘，是異步控制，可以認(rèn)為是Petri網(wǎng)基于門(mén)級(jí)的實(shí)現(xiàn)，缺點(diǎn)是RS觸發(fā)器存在不定狀態(tài)。文獻(xiàn)［7］給出了幾種Petri網(wǎng)的電路模型，庫(kù)所用D觸發(fā)器，變遷用門(mén)電路實(shí)現(xiàn)，是一種異步控制。

EDA技術(shù)的重要特征是用硬件描述語(yǔ)言進(jìn)行電路和系統(tǒng)的設(shè)計(jì)，這種方法是在較高抽象層次上進(jìn)行系統(tǒng)的結(jié)構(gòu)和內(nèi)部特征的設(shè)計(jì)。VHDL語(yǔ)言同樣適合描述異步并發(fā)系統(tǒng)，因此可與Petri網(wǎng)模型建立聯(lián)系。與其它硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，描述層次比較高，而且含有許多具有硬件特征的語(yǔ)句，有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，可在設(shè)計(jì)早期對(duì)設(shè)計(jì)在高層次上進(jìn)行仿真模擬。它也支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。對(duì)Petri網(wǎng)模型用VHDL進(jìn)行描述，并最終在FPGA中實(shí)現(xiàn)，從而為Petri網(wǎng)模型的硬件實(shí)現(xiàn)奠定了基礎(chǔ)［7-11］。

2 同步Petri網(wǎng)

定義1四元組Σ=（B，E；F，C）能構(gòu)成條件／事件系統(tǒng)（Condition／Event System）的要求是［1］：

（1）（B，E；F）為簡(jiǎn)單有向網(wǎng)，稱為Σ的基網(wǎng)；

（2）C?R（B）是叢上的完全情態(tài)集，C中的叢稱為Σ的情態(tài)；

（3）?b∈B?c1，c2∈C：b∈c1∧b?c2；

（4）?e∈E?c1，c2∈C：c1［e＞c2。

條件／事件系統(tǒng)簡(jiǎn)寫(xiě)為C／E系統(tǒng)。

定義2在Σ=（B，E；F，C）中，如果有c1∈C，?u?E，對(duì)于?e1，e2∈u，·e1∩·e2=φ∧e1·∩e2·=φ∧·e1∩·e2?c1∧e1·∩e2·∩c1=φ，則稱u在c1有發(fā)生權(quán)，記為c1［u＞。u發(fā)生后的情態(tài)記為c2，即c1［u＞c2，則c2=c1-·u∪u·∧c2∈C［1］。

定義3同步Petri網(wǎng)是一個(gè)三元組＜R，E，Sync＞，其中R是一已標(biāo)識(shí)的Petri網(wǎng)，E是一外界事件集，Sync是從R的變遷集到事件集的函數(shù)［2］。

同步Petri網(wǎng)由M.Moalla、J.Pulou和J.Sifakis等學(xué)者提出并進(jìn)行研究。外部事件對(duì)應(yīng)于外部世界狀態(tài)的變化，反之，內(nèi)部事件是指內(nèi)部狀態(tài)的變化，即標(biāo)識(shí)的變化。在同步Petri網(wǎng)中，每個(gè)變遷總是與一個(gè)事件相聯(lián)系。當(dāng)變遷是使能的，且與變遷聯(lián)系的事件發(fā)生時(shí)，才能產(chǎn)生變遷的激發(fā)。

3 實(shí)現(xiàn)方法

3.1 實(shí)現(xiàn)分析

Petri網(wǎng)是不同知識(shí)背景工程技術(shù)人員間的一種“共同語(yǔ)言”。Petri網(wǎng)有許多子類，是一種層次化的模型，可以在系統(tǒng)的行為級(jí)、算法級(jí)、邏輯級(jí)等不同層次上進(jìn)行建模，支持“自頂向下”和“自底向上”的設(shè)計(jì)方法。VHDL語(yǔ)言是一種硬件描述語(yǔ)言，現(xiàn)已成為IEEE標(biāo)準(zhǔn)（IEEE 1076-1987和1076-1993）。

但硬件描述語(yǔ)言的語(yǔ)義是建立在仿真基礎(chǔ)上的，而一種嚴(yán)格的語(yǔ)義定義，使用形式化的分析、驗(yàn)證技術(shù)是十分必要的。在復(fù)雜的集成電路的設(shè)計(jì)工作中，70%的工作都是在驗(yàn)證上，驗(yàn)證途徑的標(biāo)準(zhǔn)化已經(jīng)變得非常重要。VHDL與Petri網(wǎng)一樣，也是一種并發(fā)語(yǔ)言，用Petri網(wǎng)對(duì)系統(tǒng)進(jìn)行描述、分析與驗(yàn)證，然后用VHDL語(yǔ)言進(jìn)行描述，這將使Petri網(wǎng)與VHDL優(yōu)勢(shì)互補(bǔ)，相得益彰。

3.2 實(shí)現(xiàn)步驟

用大規(guī)模可編程邏輯器件來(lái)實(shí)現(xiàn)由Petri網(wǎng)描述的控制器，已成為研究Petri網(wǎng)硬件實(shí)現(xiàn)的一種有效途徑和方法。目前，國(guó)內(nèi)外已有不少研究人員從事這方面的研究，并取得了一定的成果［7-11］。Petri

網(wǎng)能夠使用ABEL、Verilog和VHDL等硬件描述語(yǔ)言（HDL）進(jìn)行描述并硬件實(shí)現(xiàn)。

實(shí)現(xiàn)的基本步驟如下：

（1）使用Petri網(wǎng)對(duì)實(shí)際系統(tǒng)建立模型；

（2）對(duì)所建立的Petri網(wǎng)模型利用相關(guān)軟件分析并控制，建立Petri網(wǎng)監(jiān)控模型；

（3）選擇FPGA或CPLD可編程邏輯器件并確定輸入輸出變量；

（4）根據(jù)條件與事件間的邏輯關(guān)系，用標(biāo)準(zhǔn)的硬件描述語(yǔ)言如VHDL語(yǔ)言對(duì)Petri網(wǎng)模型進(jìn)行描述；

（5）在EDA軟件如Max+PlusII或QuartusII中，對(duì)VHDL源文件進(jìn)行編譯、仿真和適配，并下載到可編程邏輯器件中；

（6）在EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)如GW48-CK中進(jìn)行硬件實(shí)現(xiàn)并測(cè)試。

整個(gè)硬件實(shí)現(xiàn)的流程圖如圖1所示。

4 同步Petri網(wǎng)硬件實(shí)現(xiàn)舉例

4.1 同步Petri網(wǎng)模型與VHDL

圖2是一個(gè)控制器的同步Petri網(wǎng)模型。

圖中t1變遷有輸入庫(kù)所p1、輸出庫(kù)所p2和p3，它由輸入條件x1監(jiān)視。變遷t1對(duì)應(yīng)的VHDL描述為

t1＜=x1 and p1 and NOT p2 and NOT p3；

可以這樣來(lái)理解：當(dāng)輸入信號(hào)x1滿足條件，庫(kù)所p1被標(biāo)識(shí)并且?guī)焖鵳2和p3沒(méi)有被標(biāo)識(shí)時(shí)，變遷t1將發(fā)生。

對(duì)于變遷t1，VHDL描述的相關(guān)部分如下：

np1＜=…or（p1 and not t1）；

np2＜=t1 or…；

np3＜=…or t1 or…；

np1的表達(dá)式描述了當(dāng)變遷t1不使能時(shí)，庫(kù)所p1保持托肯。其余兩個(gè)表達(dá)式表示當(dāng)變遷t1激發(fā)時(shí)，庫(kù)所p2和p3得到新的托肯。

4.2 同步Petri網(wǎng)的VHDL描述

用硬件描述語(yǔ)言VHDL實(shí)現(xiàn)的主體源程序如下：

entity SynPN is--實(shí)體定義

port（reset，clock，x1，x2，x3，x4：in bit；

y：outbit

）；

end；

architecture a of SynPN is--結(jié)構(gòu)體定義

signal p1，np1，p2，np2，p3，np3，p4，np4，p5，np5：bit；

signal t1，t2，t3，t4，t5：bit；

begin

process

begin

--時(shí)鐘脈沖上升沿有效

wait until clock′event and clock=‘1’；

if reset=‘0’then

p1＜=np1；

p2＜=np2；

……

else

--reset為1，給庫(kù)所置初始標(biāo)識(shí)

p1＜=‘1’；

p2＜=‘0’；

……

end if；

end process；

--變遷的數(shù)據(jù)流描述

t1＜=p1 and x1 and not p2 and not p3；

t2＜=p2 and x2 and not p4；

t3＜=p3 and x3 and not p5；

t4＜=p5 and x3 and not p3；

t5＜=p4 and p5 and x4 and not p1；

--庫(kù)所得到托肯的數(shù)據(jù)流描述

np5＜=（p5 and not t4 and not t5）or t3；

np4＜=（p4 and not t5）or t2；

np3＜=（p3 and not t3）or t1 or t4；

np2＜=（p2 and not t2）or t1；

np1＜=（p1 and not t1）or t5；

y＜=p1；

end；

4.3 仿真分析及硬件測(cè)試

該程序經(jīng)Altera公司的EDA軟件Max+PlusII10.2編譯后，仿真波形如圖3所示。從波形可以看出，150.1 ns時(shí)，由于時(shí)鐘脈沖處于上升沿，p1有托肯，x1事件發(fā)生，故t1被激發(fā)，結(jié)果p1中托肯消失，同時(shí)p2和p3得到新的托肯；250.1 ns時(shí)，由于時(shí)鐘脈沖處于上升沿，p2有托肯，x2事件發(fā)生，故t2被激發(fā)，結(jié)果p2中托肯消失，同時(shí)p4得到新的托肯。

在EDA軟件平臺(tái)下，將最終得到的下載文件下載到Altera公司的FPGA芯片EPF10K10LC84-4中，并在實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)GW48-CK中進(jìn)行硬件測(cè)試，測(cè)試結(jié)果也表明了此設(shè)計(jì)的正確性。

5 結(jié)論

基于VHDL的同步Petri網(wǎng)的FPGA實(shí)現(xiàn)問(wèn)題的解決，使得可以利用同步Petri網(wǎng)對(duì)系統(tǒng)建立控制模型，并用Petri網(wǎng)軟件分析工具對(duì)該模型進(jìn)行分析、驗(yàn)證之后，用硬件描述語(yǔ)言VHDL來(lái)描述Petri網(wǎng)控制模型，在EDA軟件開(kāi)發(fā)平臺(tái)下進(jìn)行編譯、仿真、適配，并下載到可編程邏輯器件FPGA中，通過(guò)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)GW48-CK進(jìn)行硬件測(cè)試。這為控制器設(shè)計(jì)提供了一種行之有效的方法，它保證了控制器的正確性與有效性，使Petri網(wǎng)在VLSI方面的應(yīng)用不限于對(duì)系統(tǒng)的描述與驗(yàn)證。它能夠通過(guò)硬件描述語(yǔ)言直接生成電路，其意義是深遠(yuǎn)的，并有可能與現(xiàn)有的IP核相結(jié)合，為軟／硬件協(xié)同設(shè)計(jì)提供有效方法。

［1］袁崇義.Petri網(wǎng)原理與應(yīng)用［M］.北京：電子工業(yè)出版社，2005.

YUAN Chong-yi.Principle and Application of Petri Nets［M］.Beijing：Publishing House of Electronics Industry，2005.（in Chinese）

［2］David R，Alla H.Petri Nets＆Grafcet［M］.New York：Prentice Hall，1992.

［3］Murata T.Petri Nets：Properties，Analysis and Applications［J］.Proceedings of the IEEE，1989，77（4）：541-580.

［4］Adamski M，Wegrzyn M.Proceedings of the International Workshop on Discrete-Event System Design DESDes′01［M］.Przytok：Technical University of Zielona Gora，2001.

［5］PawlewskiP.PetriNets：Applications［M］.Vukovar，Croatia：In-Teh，2010.

［6］Soto E，Pereira M.Implementing a Petri net specification in a FPGA using VHDL［C］／／Proceedings of the International Workshop on Discrete-Event System Design.Przytok，Poland：［s.n.］，2001：19-24.

［7］趙不賄，景亮，嚴(yán)仰光.Petri網(wǎng)的硬件實(shí)現(xiàn)［J］.軟件學(xué)報(bào)，2002，13（8）：1652-1657.

ZHAO Bu-hui，JING Liang，YAN Yang-guang.Hardware implementation of Petrinets［J］.Journalof Software，2002，13（8）：1652-1657.（in Chinese）

［8］趙不賄，杜天艷，嚴(yán)仰光.基于VHDL的時(shí)延Petri網(wǎng)仿真［J］.系統(tǒng)仿真學(xué)報(bào)，2003（增1）：99-101.

ZHAO Bu-hui，DU Tian-yan，YANYang-guang.Simulation of the Timed PetriNets Based-on VHDL［J］.Journal of System Simulation，2003（suppl.1）：99-101.（in Chinese）

［9］AdamskiM.Behavioural specification of programs formodular Reconfigurable Logic Controllers［C］／／Proceedings of IEEEMixed Design of Integrated Circuits and Systems.Gdynia：IEEE，2006：239-244.

［10］Gomes L，Costa A，Barros JP，et al.From Petrinetmodels to VHDL implementation of digital controllers［C］／／Proceedings of the 33rd Annual Conference of the IEEE Industrial Electronics Society.Taipei：IEEE，2007：94-99.

［11］Schilke H，Rettberg A，Dittmann F.Towards a Petri Net based Approach to Modeland Synthesise Dynamic Reconfiguration for FPGAs［C］／／Proceedings of the4th IEEE International Symposium on Electronic Design，Test＆Applications.Hong Kong：IEEE，2008：561-566.

LU Ji-yuan was born in Zhenjiang，Jiangsu Province，in 1978.He received the M.S.degree from Jiangsu University in 2003.He is now a lecturer and currently working toward the Ph.D. degree.His research concerns PetriNet theory and applications.

Email：jiyuanlu＠ujs.edu.cn

景亮（1966—），男，江蘇丹徒人，博士研究生，副教授，主要研究方向?yàn)镋DA技術(shù)。

JING Liangwas born in Dantu，Jiangsu Province，in 1966.He is now an associate professor and currently working toward the Ph.D.degree.His research direction is EDA technology.

Email：jingl＠ujs.edu.cn

Simulation and Hardware Implementation of Synchronous Petri Net

LU Ji-yuan，JING Liang
（College of Electrical and Information Engineering，Jiangsu University，Zhenjiang 212013，China）

According to the relevance between synchronous Petri Net and hardware description language，VHDL is used to describe and implement synchronous Petri Net based on the existing EDA technology.Firstly，synchronous Petri Net is used tomodel the controller.Secondly，Petri Net controlmodel is described by VHDL. Finally，the VHDL codes are compiled，simulated，fit-designed and downloaded to FPGA in EDA software Max +PlusII.Hardware implementation and experiment are performed with the development system GW48-CK. Simulation wave and hardware test further verify the correctness and validity of themethod.Themethod is of great significance to the design of controller based on synchronous Petri Net.

synchronous Petri net；condition／event system；hardware description language；electronic design automation；programmable logic device；hardware implementation

TP301

A

10.3969／j.issn.1001-893x.2011.10.016

陸繼遠(yuǎn)（1978—），男，江蘇鎮(zhèn)江人，2003年于江蘇大學(xué)獲碩士學(xué)位，現(xiàn)為講師、博士研究生，主要研究方向?yàn)镻etri網(wǎng)理論及應(yīng)用；

1001-893X（2011）10-0076-04

2011-06-15；

2011-09-05