陳小清， 李磊民

0 引言

隨著現(xiàn)代軍事、國防及無線通信事業(yè)的發(fā)展，移動通信、雷達、制導武器、電子測量儀器和電子對抗等電子系統(tǒng)對頻率合成器提出了越來越高的要求。線性調(diào)頻（LFM)信號是一種常用的雷達信號，因其具有良好的脈沖壓縮特性及分辨能力，在高分辨率、相控陣、合成孔徑等雷達中都得到了廣泛應用[1]。

傳統(tǒng)的線性調(diào)頻（LFM）信號主要采用壓控振蕩器來實現(xiàn)，這種方法不能保證信號的高線性度。采用 DDS產(chǎn)生LFM信號愈來愈受到關注，其主要優(yōu)勢在于具有頻率轉換時間快（可以達到納秒級）、頻率分辨率高、輸出相位可調(diào)、可以產(chǎn)生任意波形、全數(shù)字控制和單片集成等優(yōu)點[2]。

1 系統(tǒng)方案設計

系統(tǒng)主要包括通信電路、DDS、帶通濾波器及PLL幾部分組成。系統(tǒng)方案結構框圖如圖1所示[3]。

圖1 系統(tǒng)原理框圖

1.1 DDS原理及實現(xiàn)

直接數(shù)字頻率合成（DDS）技術利用數(shù)字方式累加相位，不同的相位增量代表不同的頻率，再以相位累加器的輸出作為地址來查詢正弦函數(shù)表得到正弦波幅度的離散數(shù)字序列，最后經(jīng)D/A變換得到模擬正弦波或余弦波輸出?；窘Y構包括相位累加器、正弦查詢表ROM、數(shù)模轉換器DAC以及附屬的低通濾波器LPF。其原理框圖如下頁圖2所示[4]。

圖2中參考晶振為高穩(wěn)定度的系統(tǒng)時鐘，它用于DDS中各個器件的同步。DDS工作時，頻率控制字 FCW(Frequency Control Words)K在每個時鐘周期內(nèi)與相位累加器累加一次，得到的相位值在每個時鐘周期內(nèi)以二進制碼的形式去尋址波形存儲器，將相位信息轉變成相應的數(shù)字化正弦幅度值，存儲器輸出的數(shù)字化波形序列經(jīng)DAC得到模擬輸出，DAC輸出的階梯波再通過低通濾波器(LPF)平滑后得到一個純凈的正弦信號。實際上相位累加器以模數(shù)2A為基準，隨頻率控制字K改變的計數(shù)器，每收到一個時鐘它存儲的數(shù)值就增加l次。在頻率控制字寄存器中包含的控制字K決定計數(shù)器增加的幅度，它會一直加到計數(shù)器溢出。當 DDS中的相位累加器計數(shù)大于2A時，累加器自動溢出最高位，保留后面的N比特數(shù)字于累加器中，即相當于做2A的模余運算，相位累加器平均每2A/K個時鐘周期溢出一次。所以輸出頻率與頻率控制字和時鐘頻率的關系為：

式中，outf 為DDS輸出信號的頻率，K為頻率控制字，cf為時鐘頻率，A為相位累加器的位數(shù)。

圖2 DDS原理框圖

設計采用DDS芯片AD9858。AD9858是美國ADI公司推出的一款集成的、具有 1GSPS（千兆次取樣/秒)速率的直接數(shù)字頻率合成器。它內(nèi)部集成了一個具有快速頻率跳躍和精細調(diào)諧分辨率功能的10位DAC、相位/頻率檢測器和電荷泵，能滿足設計者的低相位噪聲、低虛假能量、快速頻率轉換和寬帶寬線性掃描的要求。AD9858比先前的解決方案速度快三倍，功耗卻未增加，適合用在無線設備、軍事以及航空雷達的設計當中。

AD9858芯片共分為三大塊：DDS核、模擬混頻器和數(shù)字鎖相環(huán)。DDS核可在數(shù)字域產(chǎn)生能夠表示正弦曲線的數(shù)字值。通過設置不同的工作模式，DDS核可通過幅相轉換器將這些正弦曲線值轉換為頻率、相位或調(diào)制成攜帶信息的信號；芯片的內(nèi)部可用資源包括4個頻率轉換字寄存器(FTW)、4個相位偏移字寄存器(POW)和一個控制字寄存器(CFR)、一個步進頻率轉換字寄存器(DFTW)和一個步進頻率斜率字寄存器(DFRRW)。通過配置這些寄存器便可以得到所需的掃頻信號。

1.2 1.6 GHz鎖相環(huán)的設計與實現(xiàn)

設計采用DDS作為PLL的激勵信號，PLL作為跟蹤倍頻鎖相環(huán)的方案，其原理如圖1所示。DDS在某個頻率附近產(chǎn)生精細的頻率步進，而PLL則將DDS產(chǎn)生的信號倍頻到所需的頻率范圍內(nèi)。

當環(huán)路鎖定時，輸出頻率為：

式中K為DDS頻率控制字，cf為DDS的輸入時鐘頻率，A為DDS相位累加器的位數(shù)，此時輸出頻率分辨率為：

式中DDSf?為DDS的頻率分辯率?？梢?，該頻率合成器輸出信號頻率分辯率是DDS的N倍。

鑒相器采用Hittite公司的HMC440，它集成了一個10～1300 MHz的數(shù)字鑒頻鑒相器，內(nèi)部集成的5位計數(shù)器最高輸入頻率可達2.8 GHz。環(huán)路濾波器采用差分有源濾波器，利用Hittite公司網(wǎng)站提供的環(huán)路濾波器仿真工具設計環(huán)路濾波電路。VCO采用UMC2000A16。

1.3 通信接口電路設計

通信接口主要由單片機C8051F040實現(xiàn)。采用異步串行接口UART通信，串口數(shù)據(jù)通過MAX3232電平轉換芯片轉換成TTL電平送入到單片機，單片機解析通信協(xié)議得到掃頻帶寬及掃頻時間等信息并計算出DDS的控制字。

2 系統(tǒng)軟件設計

寬帶掃頻信號源的軟件設計主要包括單片機實現(xiàn)系統(tǒng)通信的軟件設計和FPGA控制AD9858的軟件設計。單片機接收解析UART送來的數(shù)據(jù)并計算出AD9858各寄存器的控制字；FPGA采用并行方式將數(shù)據(jù)傳送給DDS。

2.1 單片機軟件設計

在系統(tǒng)中單片機主要完成系統(tǒng)通信和計算 DDS控制字。采用中斷的方式接收UART傳來的所需信號的頻率、帶寬、掃頻時間等信息。定義每幀數(shù)據(jù)的頭兩個字節(jié)為幀頭，倒數(shù)第二字節(jié)為數(shù)據(jù)的校驗和，最后一字節(jié)為結束，每次收到數(shù)據(jù)時先判斷幀頭，幀頭正確后將后面的數(shù)據(jù)緩存，并判斷是否時最后一個字節(jié)，判斷接收正確后計算 DDS的控制字。采用中斷的方式接收數(shù)據(jù)并計算 DDS的控制字，中斷服務程序的軟件設計流程如圖3所示。

圖3 中斷服務程序軟件設計流程圖

2.2 FPGA控制DDS的軟件設計

使用 DDS產(chǎn)生掃頻信號需要對功能控制寄存器（CFR）、頻率轉換字寄存器（DFTW）、頻率斜率控制字寄存器（DFRRW）、頻率控制字寄存器（FTW0）等寄存器配置。DFTW用來設置頻率增量；DFRRW用來設置頻率時間間隔；FTW0設置起始頻率；掃頻信號的開始和結束都是通過FUN信號實現(xiàn)的。其軟件設計流程如圖4所示。

圖4 FPGA控制DDS軟件設計流程圖

3 結語

利用DDS+PLL設計并制作了中心頻率1.6GHz帶寬為0～600M可調(diào)的掃頻信號，可產(chǎn)生三角波及正負鋸齒的調(diào)頻連續(xù)波，采用ROHDE&SCHWARZ信號源分析儀在調(diào)制域對產(chǎn)生的三角波和正鋸齒掃頻信號進行測試，測試結果表明三角波和正鋸齒掃頻信號的帶寬，線性度及頻率精度均滿足設計指標要求。因此，采用DDS+PLL技術可以得到線性度高、寬帶、分辨率高的掃頻信號。DDS+PLL的優(yōu)勢在于可以充分利用鎖相環(huán)的窄帶濾波性能，提高對帶外雜散的抑制度，降低雜散水平，同時采用高的鑒相頻率(DDS輸出頻率)來提高PLL的轉換速度，并利用DDS的高分辯率來保證小頻率間隔。

[1] 遲忠君，徐云，常飛．頻率合成技術發(fā)展概況[J]．現(xiàn)代科學儀器，2006(03)：21-24．

[2] 白居憲．低噪聲頻率合成[M]．西安：西安交通大學出版社，1995．

[3] 王軼．基于DDS+PLL技術的高性能頻率源研究與實現(xiàn)[D].長沙：國防科學技術大學，2004．

[4] 周宏雷．低相噪 Ku波段頻率合成器研究[D]．成都：電子科技大學,2008．