劉春平,龔向東,黃虹賓,李景鎮(zhèn)

(深圳市微納光子信息技術(shù)重點(diǎn)實(shí)驗(yàn)室,深圳518060)

劉春平(副教授),研究方向?yàn)橹悄苄盘?hào)處理和超快脈沖產(chǎn)生及測(cè)量等;龔向東(教授),研究方向?yàn)楦咚贁z影。

1 概 述

精密時(shí)間延遲單元在信號(hào)處理、相控陣?yán)走_(dá)和電子對(duì)抗等場(chǎng)合是一種很關(guān)鍵的部件,有時(shí)也用作電路的時(shí)序控制[1-4]。時(shí)間延遲技術(shù)分為數(shù)字時(shí)間延遲和模擬時(shí)間延遲。數(shù)字時(shí)間延遲最常見的是用計(jì)數(shù)器,通過控制計(jì)數(shù)器的模可以很方便地控制延時(shí)時(shí)長(zhǎng)。這種方法的延時(shí)分辨率取決于計(jì)數(shù)頻率,由于電路工藝的制約計(jì)數(shù)頻率不能做得太高,同時(shí)延時(shí)精度還受時(shí)鐘源抖動(dòng)的影響。模擬時(shí)間延遲通常是讓信號(hào)沿導(dǎo)體傳播,通過控制導(dǎo)體的長(zhǎng)短來控制時(shí)延。如果選擇電信號(hào)或光信號(hào),由于傳播速度快,可以獲得很高的延時(shí)精度,但電纜或光纖會(huì)比較長(zhǎng),延遲單元的體積較大。聲表面波延遲線是另外一種選擇,把電信號(hào)轉(zhuǎn)變?yōu)楸砻媛暡ㄐ盘?hào),沿壓電晶體表面?zhèn)鞑カ@得時(shí)延。由于聲波傳播較慢,用較短的路徑可以獲得同樣的時(shí)延,但聲電轉(zhuǎn)換增加了成本。這些方法要實(shí)現(xiàn)可編程控制只能借助于開關(guān)陣列,但體積、重量、抗干擾及信號(hào)的完整性等問題不易解決。納秒和亞納秒級(jí)高速相機(jī)需要可編程時(shí)間延遲來保證光源、目標(biāo)、高壓脈沖源和CCD相機(jī)之間精密的同步。本文提出了一種基于EPLD和 ASIC的解決方案?？偟难訒r(shí)時(shí)長(zhǎng)可由EPLD編程控制,延時(shí)精度取決于采用模擬技術(shù)的ASIC。

2 可編程數(shù)字模擬混合延時(shí)方案

圖1 數(shù)字模擬混合延時(shí)控制系統(tǒng)結(jié)構(gòu)框圖

圖1為數(shù)字模擬混合延時(shí)控制系統(tǒng)結(jié)構(gòu)框圖。其核心是1塊Altera公司的EPLD芯片EPM7256和3塊Maxim公司的8位可編程模擬延遲器件DS1023-25。外圍由單片機(jī)(AT89C51)、Flash(29C020)、鍵盤、LCD、鎖存器(74LS373)組成。AT89C51主要實(shí)現(xiàn)EPLD和ASIC的參數(shù)設(shè)置以及系統(tǒng)的控制和顯示功能。EPLD芯片利用計(jì)數(shù)器產(chǎn)生延遲,延時(shí)長(zhǎng)度可通過計(jì)數(shù)器的模來控制,延遲步長(zhǎng)為一個(gè)時(shí)鐘周期,延時(shí)精度受時(shí)鐘源和觸發(fā)器電路抖動(dòng)的影響。ASIC芯片完成模擬延遲,其延遲精度可達(dá)250 ps,延時(shí)時(shí)長(zhǎng)最高可達(dá)63.75 ns。將二者結(jié)合可產(chǎn)生任何需要的延時(shí)時(shí)長(zhǎng)和250 ps的延時(shí)精度。

如果選擇計(jì)數(shù)器的頻率為50 MHz(計(jì)數(shù)周期20 ns),該系統(tǒng)產(chǎn)生的延遲時(shí)間d可以通過m和n來任意控制,表示為:

其中,m為計(jì)數(shù)器的模,n為ASIC芯片的設(shè)置參數(shù)。

3 數(shù)字延遲電路及仿真

圖2為數(shù)字延遲電路。其中manual_start為輸入脈沖,/reset為復(fù)位,clk為時(shí)鐘,out1～out4為 4路延時(shí)輸出。上升沿采樣電路對(duì)輸入脈沖整形,然后通過控制電路對(duì)計(jì)數(shù)時(shí)鐘開鎖;延遲單元中的計(jì)數(shù)器開始計(jì)數(shù),直到預(yù)先設(shè)置的計(jì)數(shù)周期計(jì)滿,輸出預(yù)定時(shí)延的脈沖。

圖2 數(shù)字延遲電路

圖3為數(shù)字延遲電路仿真結(jié)果。3路輸出對(duì)于輸入脈沖分別產(chǎn)生 50 μ s、200 μ s、500 μ s 的延時(shí) 。

圖3 數(shù)字延遲電路仿真結(jié)果

4 模擬延遲電路

數(shù)字延遲電路受限于電路的最高工作頻率,一般TTL電路的工作頻率不超過100 MHz。即使是最快的ECL電路,工作頻率通常也限制在1 000 MHz以下(相應(yīng)的延時(shí)步長(zhǎng)≥1 ns)。因此,小于ns量級(jí)的延時(shí)通常需要用模擬方法來實(shí)現(xiàn)。我們對(duì)Maxim公司推出的8位可編程模擬延遲器件DS1023-25進(jìn)行了研究。該器件典型延時(shí)時(shí)間范圍為0～63.75 ns,延時(shí)步長(zhǎng)為250 ps。圖4為DS1023-25內(nèi)部的電路結(jié)構(gòu)框圖。圖中可編程模擬延遲線模塊內(nèi)部的一個(gè)延遲單元(tD)可實(shí)現(xiàn)250 ps的延時(shí),只要通過編程設(shè)置使8/256譯碼電路按需要接通圖4所示的可編程模擬延遲線模塊內(nèi)部的開關(guān)網(wǎng)絡(luò),即可獲得所需的延遲輸出。

圖4 DS1023-25內(nèi)部電路結(jié)構(gòu)框圖

5 實(shí)驗(yàn)結(jié)果及結(jié)論

利用AT89C51單片機(jī)設(shè)計(jì)了一個(gè)多路延遲控制系統(tǒng),如圖5所示。該系統(tǒng)可以通過EPLD和ASIC器件產(chǎn)生3路可編程延時(shí)輸出,延時(shí)分辨率為250 ps。單片機(jī)主要用于設(shè)置DS1023-25的控制碼字和EPLD計(jì)數(shù)器的模,LCD可以方便地顯示所設(shè)置參數(shù)及產(chǎn)生的延時(shí)。圖6(a)～ 6(c)分別為2 ns、10 ns、60 ns的延時(shí)波形。

圖5 多路延遲控制系統(tǒng)

該系統(tǒng)體積小,成本低,延時(shí)分辨率達(dá)到ps量級(jí)。用于亞納秒高速相機(jī)的整體調(diào)試中,可產(chǎn)生精密同步所需要的可編程延時(shí),證明了該系統(tǒng)的良好可用性。

圖6 多路延遲控制系統(tǒng)及延遲波形

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