阮 瓊，廖紅華

(1.電子科技大學(xué) 自動(dòng)化工程學(xué)院，四川 成都 611731；2.湖北民族學(xué)院 信息工程學(xué)院，湖北 恩施 445000)

集成電路芯片構(gòu)成的電子系統(tǒng)朝著大規(guī)模、小體積、高速度方向發(fā)展，信號(hào)的工作頻率也不斷提高，使得PCB的布局布線密度變大，輸出開關(guān)速度過高，引起信號(hào)延遲、時(shí)序問題及串?dāng)_、傳輸線效應(yīng)等信號(hào)完整性問題，從而導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作.因此，如何在系統(tǒng)設(shè)計(jì)以及板極設(shè)計(jì)中考慮到信號(hào)完整性的因素，并采取有效的控制措施，成為一個(gè)設(shè)計(jì)成功的關(guān)鍵因素[1].文中在對(duì)信號(hào)完整性設(shè)計(jì)與仿真的基本理論闡述基礎(chǔ)上，探討了如何利用高速PCB設(shè)計(jì)方法實(shí)現(xiàn)數(shù)據(jù)采集模塊電路板的設(shè)計(jì).

1 信號(hào)完整性基本理論

1.1 信號(hào)完整性定義

信號(hào)完整性(Signal Integrity,SI)是指在信號(hào)線上的信號(hào)質(zhì)量，是信號(hào)在電路中能以正確的時(shí)序和電壓做出響應(yīng)的能力.當(dāng)電路中信號(hào)能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC時(shí)，該電路就有很好的信號(hào)完整性[1].

1.2 影響信號(hào)完整性的主要因素

引起信號(hào)完整性問題的因素很多，主要因素有延遲、反射、串?dāng)_、地彈以及電磁干擾.信號(hào)時(shí)延主要表現(xiàn)為信號(hào)在邏輯電平的高、低門限之間變化時(shí)，保持一段時(shí)間信號(hào)不跳變.過多的信號(hào)延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂.信號(hào)延時(shí)的原因包括驅(qū)動(dòng)過載和走線過長.傳輸時(shí)延與信號(hào)線的長度、信號(hào)傳輸速度的關(guān)系如下：

式中c為真空中的光速；εreff為有效相對(duì)介電常數(shù)；lp為信號(hào)線的長度.

反射，即為傳輸線上的回波.反射信號(hào)產(chǎn)生的主要原因是過長的走線、未被匹配終端的傳輸線、過量電容或電感及阻抗失配.當(dāng)一根信號(hào)線上有信號(hào)通過時(shí)，在PCB板上與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的信號(hào)，這種現(xiàn)象稱之為串?dāng)_.信號(hào)線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號(hào)越小.地彈是指當(dāng)電路中有大的電流涌動(dòng)時(shí)產(chǎn)生的地平面反彈噪聲.電磁干擾包括產(chǎn)生過量的電磁輻射及對(duì)電磁輻射的敏感性兩個(gè)方面[1].EMI產(chǎn)生的主要原因是電路工作頻率太高及布局、布線不合理.

圖1 數(shù)據(jù)采集系統(tǒng)原理框圖

2 高速數(shù)據(jù)采集系統(tǒng)

高速數(shù)據(jù)采集系統(tǒng)原理框圖如圖1所示，此高速數(shù)據(jù)采集系統(tǒng)體積小巧輕便，致使電路板布局布線密度高；系統(tǒng)時(shí)鐘運(yùn)行頻率為100 MHz以上，ADC芯片轉(zhuǎn)換率在125 MHz左右，屬于高速系統(tǒng)；同時(shí)系統(tǒng)工作還需多種電源供電，因此對(duì)其分析必須全面考慮信號(hào)完整性.

3 信號(hào)完整性設(shè)計(jì)

3.1 電路板疊層設(shè)計(jì)

高速電路由于集成度高、芯片密度大以及布線緊湊的原因，一般采用多層板來降低板中的相應(yīng)干擾.疊層設(shè)計(jì)要考慮器件密度、總線的布線密度、電路功能以及電磁兼容等多方面因素.合理的疊層設(shè)計(jì)是對(duì)大多數(shù)信號(hào)完整性問題和EMC問題的最好防范措施.

綜合考慮多方面因素，系統(tǒng)電路板采用4層疊層設(shè)計(jì)，分別為頂層元件為信號(hào)層，第2層為信號(hào)地層，第3層為電源層，底層為元件及信號(hào)層.這種設(shè)計(jì)具有如下特點(diǎn)：電源層和地層緊密耦合，形成大“電容”補(bǔ)充地彈效應(yīng)中需要的電荷；信號(hào)層緊靠大面積銅箔，為信號(hào)提供優(yōu)良回路，減小反射與天線效應(yīng)；中間層地平面和電源平面，能有效降低電源阻抗與地阻抗，減小傳導(dǎo)干擾.

3.2 電路板布局設(shè)計(jì)

布局設(shè)計(jì)是設(shè)計(jì)PCB電路板中的至關(guān)重要的環(huán)節(jié)，良好的布局能使電子電路獲得最佳性能，能有效減少信號(hào)完整性問題.布局過程中，要結(jié)合結(jié)構(gòu)設(shè)計(jì)的尺寸要求和器件的布線要求，依次合理規(guī)劃出主要器件的位置[2].對(duì)于圖1所示的數(shù)據(jù)采集系統(tǒng)而言，需以FPGA為中心構(gòu)建高速互連網(wǎng)絡(luò).在主要芯片確定位置后，根據(jù)電路的功能單元，對(duì)電路的全部元器件進(jìn)行布局.對(duì)電路的全部器件布局時(shí)，PCB電路板設(shè)計(jì)應(yīng)遵循以下原則：

1)按照電路的流程安排各個(gè)功能電路單元的位置，使布局便于信號(hào)流通，并使信號(hào)盡可能保持一致的方向；

2)盡可能縮短高頻元器件之間的連線，設(shè)法減少它們的分布參數(shù)和相互間的電磁干擾；

3)電源要避開高速信號(hào)線以防止電源干擾；

4)模擬電路與數(shù)字電路分開設(shè)計(jì)，減小信號(hào)間干擾；

5)匹配電阻靠近器件輸出或輸入管腳，減小傳輸線“過沖”與“欠壓”問題；

6)在高頻下工作的電路，要考慮元器件之間的分布參數(shù).應(yīng)盡可能使元器件平行排列.這樣，不僅布局美觀，而且裝焊容易，易于批量生產(chǎn).

3.3 電路板布線設(shè)計(jì)

印刷電路的成本與層數(shù)、基板的表面積成正比，在不影響系統(tǒng)功能、穩(wěn)定性等前提下，應(yīng)盡可能地用最少層數(shù)滿足實(shí)際設(shè)計(jì)需要，從而致使布線密度不可避免地增大，走線寬度越來越小.走線寬度越細(xì)，間隔越小，信號(hào)間串?dāng)_就越大，其能傳送功率越小.因此，走線尺寸的選擇必須考慮到各方面的因素.在設(shè)計(jì)圖1所示的數(shù)據(jù)采集系統(tǒng)電路板時(shí)布線設(shè)計(jì)遵循以下原則：

1)應(yīng)盡可能地減少高速電路器件管腳間引線的彎折，采用45°折線，減少高頻信號(hào)對(duì)外的反射和相互間的耦合.

2)盡可能地縮短高頻電路器件管腳間的引線以及管腳間引線的層間交替.

3)高頻數(shù)字信號(hào)走線應(yīng)盡可能遠(yuǎn)離模擬電路和控制電路.

同時(shí)，在設(shè)計(jì)圖1所示的數(shù)據(jù)采集系統(tǒng)電路板時(shí)，考慮到實(shí)際情況，為了保證高速下的精確性，其模擬輸入與時(shí)鐘為差分形式.因?yàn)椴罘中盘?hào)幅度相等且方向相等，所以兩條信號(hào)線產(chǎn)生的磁場(chǎng)彼此互相抵消，因此能有效降低EMI[3].差分線的間距往往會(huì)導(dǎo)致差分阻抗的變化，差分阻抗的不一致將嚴(yán)重影響信號(hào)完整性及時(shí)延.為此，實(shí)際差分布線應(yīng)遵循以下原則[4]：

1)差分信號(hào)的兩條信號(hào)線相互間長度差必須控制在信號(hào)上升沿時(shí)間的電氣長度的20%以內(nèi)；

2)差分走線必須滿足背靠背原則，且在同一布線層內(nèi)；

3)差分布線的線間距至少大于等于1倍以上線寬；而差分走線與其他信號(hào)線間間距應(yīng)大于三倍的線寬.

綜合上述因素，在后續(xù)仿真分析時(shí)，對(duì)于ADC的輸入差分線寬設(shè)為8 mil,差分線間距設(shè)為8 mil, 差分線長度差設(shè)為30 mil.

系統(tǒng)中，電源、地線的布線也同樣至關(guān)重要，如設(shè)計(jì)不合理容易引起干擾，致使產(chǎn)品性能下降.在對(duì)電源及地線布線時(shí)，應(yīng)盡量把電源、地線所產(chǎn)生的噪音干擾降到最低限度，以保證產(chǎn)品的質(zhì)量.實(shí)際設(shè)計(jì)時(shí)，對(duì)電源、地線的處理遵循以下原則[2]：

1)電源、地線間加退耦電容；適當(dāng)加寬電源、地線的寬度.使地線、電源線、以及信號(hào)線之間的關(guān)系滿足：地線寬度>電源線寬度>信號(hào)線寬度；

2)對(duì)數(shù)字電路采用較寬的地導(dǎo)線以構(gòu)成回路，作為地網(wǎng)來使用；

3)采用大面積鋪銅方式處理頂層、底層，用以增強(qiáng)抗噪能力.

4 信號(hào)完整性仿真分析與討論

4.1 信號(hào)完整性仿真軟件選擇

仿真分析軟件選用Mentor Graphics公司的Hyperlynx軟件.該軟件是業(yè)界應(yīng)用最為普遍的高速PCB仿真工具.包括前仿真環(huán)境(LineSim)，后仿真環(huán)境(BoardSim)及多板分析等功能模塊，能實(shí)現(xiàn)頻率從幾十兆赫茲至數(shù)千兆赫茲以上的網(wǎng)絡(luò)進(jìn)行信號(hào)完整性與電磁兼容性仿真分析[6].使在設(shè)計(jì)時(shí)就能有針對(duì)性地消除設(shè)計(jì)隱患，從而極大地提高設(shè)計(jì)的成功率.

4.2 IBIS模型

IBIS(Input/Output Buffer Information Specification)模型是一種基于V/I曲線的對(duì)I/O BUFFER快速準(zhǔn)確建模的方法[5-8]，是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國際標(biāo)準(zhǔn)，能提供一種標(biāo)準(zhǔn)的文件格式來記錄.如驅(qū)動(dòng)源輸出阻抗、上升/下降時(shí)間及輸入負(fù)載等參數(shù)，非常適合系統(tǒng)級(jí)印刷電路板的仿真.因IBIS是一種簡(jiǎn)單直觀的文件格式，很適合用于類似于Spice的電路仿真工具.其主要實(shí)現(xiàn)是將器件外部和I/O緩沖接口特性模型化.運(yùn)用IBIS模型可進(jìn)行系統(tǒng)級(jí)的高速仿真，其仿真速度要比使用晶體管級(jí)的SPICE模型仿真快10倍，可以節(jié)約系統(tǒng)設(shè)計(jì)者的分析時(shí)間.因此，在后續(xù)的仿真分析將基于IBIS模型進(jìn)行分析.

4.3 仿真分析與討論

對(duì)于PCB電路板的信號(hào)完整性仿真分析分為布線前仿真與布線后仿真，文中僅對(duì)遵循信號(hào)完整性設(shè)計(jì)規(guī)則實(shí)現(xiàn)高速數(shù)據(jù)采集系統(tǒng)布線后電路板的關(guān)鍵信號(hào)進(jìn)行布線后仿真.采用布線后仿真能有效檢查設(shè)計(jì)是否具有良好的信號(hào)完整性，并可有計(jì)劃地改變?cè)O(shè)計(jì)規(guī)則，以解決信號(hào)完整性問題.

仿真設(shè)計(jì)時(shí)，使用Hyperlynx仿真軟件 對(duì)模數(shù)轉(zhuǎn)換器(ADC)差分時(shí)鐘輸入網(wǎng)絡(luò)(INM/INP)及模數(shù)轉(zhuǎn)換器至FPGA的時(shí)鐘信號(hào)網(wǎng)絡(luò)Sclk進(jìn)行仿真，并對(duì)此高速時(shí)鐘信號(hào)網(wǎng)絡(luò)進(jìn)行串?dāng)_及EMI仿真，其仿真結(jié)果分別如圖2(差分時(shí)鐘輸入網(wǎng)絡(luò)仿真圖)、圖3(Sclk輸出波形仿真圖)、圖4(串?dāng)_仿真圖)以及圖5(EMI仿真圖)所示.

圖2 差分時(shí)鐘輸入波形

圖3 Sclk波形

從圖2中差分時(shí)鐘輸入網(wǎng)絡(luò)INM，INP波形可看出，時(shí)鐘輸入信號(hào)邊緣平滑，無明顯過沖與負(fù)沖現(xiàn)象，從而保證了正確觸發(fā)信號(hào)邏輯電平.

圖3為頻率為133 MHz時(shí)，時(shí)鐘網(wǎng)絡(luò)驅(qū)動(dòng)端Sclk1與接收端Sclk2波形圖.圖中sclk網(wǎng)絡(luò)驅(qū)動(dòng)端與接收端信號(hào)過沖值與負(fù)沖值均較小，其中最大過沖值為3.97 mv，最大負(fù)沖為接收端負(fù)沖，值為27.82 mv.同時(shí)，從圖中還可以發(fā)現(xiàn)，Sclk信號(hào)無明顯振鈴現(xiàn)象.

圖4為頻率為133 MHZ時(shí)，串?dāng)_網(wǎng)絡(luò)與時(shí)鐘網(wǎng)絡(luò)sclk波形圖.從圖中可以看出串?dāng)_幅度較小(實(shí)際為9.52 mv)，時(shí)鐘信號(hào)Sclk信號(hào)波形較好，從而證明了現(xiàn)有布線間距及互相平行布線長度是合理的.

圖4 串?dāng)_仿真圖

圖5 EMI仿真波形

圖5為頻率為133 MHZ時(shí)，EMI仿真波形圖.從圖中可看出時(shí)鐘基頻輻射值較小，沒有超過FCC及CISPR標(biāo)準(zhǔn)值，說明該設(shè)計(jì)EMI問題基本可以忽略.

綜合以上仿真圖，可以證明該數(shù)據(jù)采集模塊電路板設(shè)計(jì)具有良好的信號(hào)完整性.

5 結(jié)束語

信號(hào)完整性設(shè)計(jì)貫穿于高速PCB設(shè)計(jì)全過程，為保證良好的信號(hào)完整性，高速PCB設(shè)計(jì)要遵循設(shè)計(jì)原則.本文從疊層規(guī)劃、布局設(shè)計(jì)及布線要求等方面總結(jié)了信號(hào)完整性設(shè)計(jì)的一般方法.本文還利用仿真分析軟件對(duì)結(jié)果進(jìn)行模型仿真，確保電路板的信號(hào)完整性，以避免重復(fù)制板，節(jié)約設(shè)計(jì)成本.

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