熊　磊　高培軍　牟　丹

摘要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了方案基于FPGA的實(shí)現(xiàn)方法。通過對所設(shè)計(jì)的鎖相環(huán)進(jìn)行計(jì)算機(jī)信真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。

關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL